數(shù)字密碼鎖電路設(shè)計論文

1、.PAGE *II. 工業(yè)大學(xué)北方信息工程學(xué)院本科畢業(yè)設(shè)計(論文)題目：數(shù)字密碼鎖電路設(shè)計系 別： 電子信息系 專 業(yè)： 通信工程 班 級： B100308 學(xué) 生： 蓉 學(xué) 號： B10030843 指導(dǎo)教師： 學(xué)智 麗娟 2014年05月. 畢業(yè)設(shè)計論文任務(wù)書系別 電子信息系 專業(yè) 通信工程 班級 B100308 蓉 * B10030843 1.畢業(yè)設(shè)計論文題目： 數(shù)字密碼鎖電路設(shè)計2.題目背景和意義：現(xiàn)存的密碼鎖大多是基于數(shù)字電路設(shè)計的，這種密碼鎖設(shè)計思路簡單、易于實現(xiàn)，但是過多的原器件的組合給推廣和流行帶來了不便。根據(jù)這種情況研究出來一種功能強大、易于推廣的密碼鎖已經(jīng)迫在眉睫。而數(shù)字密

2、碼鎖具有高平安性、低本錢、易操作、密碼可更換、體積小，功耗低，操作簡單易于修改和維護等優(yōu)點，受到越來越多人的歡送。 用VHDL可以快速靈活地設(shè)計出符合各種要求的數(shù)字密碼鎖，而且操作簡單，稍加修改就可以改變密碼的位數(shù)，增強其平安性，且很容易做成ASIC芯片，使設(shè)計過程到達高度自動化，并能夠在設(shè)計完成后在Ma*plusII環(huán)境下進展電路的模擬仿真。 3.設(shè)計論文的主要容理工科含技術(shù)指標：密碼輸入：每按下一個數(shù)字鍵，就輸入一個數(shù)值，并在顯示器上顯示該數(shù)值，同時將先前輸入的數(shù)據(jù)依次左移一個數(shù)字位置。密碼去除：按下去除鍵可去除前面所有輸入的值。密碼更改：按下更改鍵可將目前的數(shù)碼設(shè)定成新的密碼。密碼上鎖：

3、按下上鎖鍵可將密碼鎖定。 4.設(shè)計的根本要求及進度安排含起始時間、設(shè)計地點：(1)選題、收集資料、確定開發(fā)工具、理解題目、開題報告3周(2)設(shè)計與實施方案，理解硬件電路，設(shè)計VHDL程序6周 3準備中期辯論、中期報告2周(4)驗證程序，撰寫畢業(yè)論文5周 5.畢業(yè)設(shè)計(論文)的工作量要求 撰寫15000字論文 實驗(時數(shù))*或?qū)嵙?xí)(天數(shù))： 圖紙(幅面和數(shù))*： 其他要求： 查閱資料不少于10份 指導(dǎo)教師簽名： 年 月 日 學(xué)生簽名： 年 月 日 系主任審批： 年 月 日說明：1本表一式二份，一份由學(xué)生裝訂入冊，一份教師自留。2 帶*項可根據(jù)學(xué)科特點選填。. 數(shù)字密碼鎖電路設(shè)計摘 要現(xiàn)存的密碼鎖

4、大多是基于數(shù)字電路設(shè)計的，這種密碼鎖設(shè)計思路簡單、易于實現(xiàn)，但是過多的原器件的組合給推廣和流行帶來了不便，根據(jù)這種情況研究出來一種功能強大、易于推廣的密碼鎖已經(jīng)迫在眉睫。本文介紹了一種在Ma*plusII軟件下，基于VHDL語言的復(fù)雜可編程邏輯器件的四位密碼鎖的設(shè)計方法，闡述了其軟件設(shè)計方法。該密碼鎖通過三個模塊：輸入模塊、控制模塊、顯示模塊，從而實現(xiàn)密碼輸入、密碼更改、密碼去除、上鎖解鎖等功能，在輸入模塊包括時序產(chǎn)生電路、鍵盤掃描電路、鍵盤彈跳消除電路、鍵盤譯碼電路等幾個小的功能電路；在控制模塊包括按鍵數(shù)據(jù)的緩沖存儲電路，密碼的去除、變更、存儲，密碼核對即數(shù)值比擬電路，解鎖電路即開/關(guān)門鎖電

5、路等；顯示模塊主要將要顯示數(shù)據(jù)的BCD碼轉(zhuǎn)換成數(shù)碼器的七段顯示驅(qū)動編碼，在數(shù)碼管上依次顯示出來。本設(shè)計最后對每個模塊進展仿真，驗證該密碼鎖滿足設(shè)計要求。利用這種方法設(shè)計的密碼鎖具有高平安性、低本錢、易操作、密碼可更換、體積小，功耗低，操作簡單易于修改和維護等優(yōu)點。關(guān)鍵詞：密碼鎖；VHDL；Ma*plusII；CPLD. Digital Code Lock Circuit Design AbctractThe e*isting locks are mostly designed based on digital circuit,the cipher lock design idea is sim

6、ple,easy to implement,but the original device bination of brought inconvenience to the promotion and popularity,according to this study out a powerful,easy to promote the password lock has been imminent.This paper introduces a kind of design method in ma*plusII software,four bit password VHDL langua

7、ge of the ple* programmable logic device lock based on,describes its software design method.The cipher lock through three modules:input module,control module,display module,so as to realize the password input,change the password,password removal,locking and unlocking functions in the input module in

8、cludes a functional circuit,timing circuit,keyboard scanning circuit,keyboard bounce several elimination circuit,keyboard decoding circuit to control module include sasmall;key data buffer storage circuit,password changes,cleaning,storage,password verification(i.e.numerical parison circuit),unlock c

9、ircuit(open, closed lock circuit);the main display module to display data BCD code into seven segment digital device driver code,in the digital tube display.The design and Simulation of each module,verify the password lock to meet the design requirements.Using this design method of cipher lock with

10、high security,low cost,easy to operate,the pass word can be replaced,small volume,power consumption, simple operation easy to modify and maintain.Key Words:Lock;VHDL;Ma*plusII;CPLD. 目 錄TOC o 1-3 h u HYPERLINK l _Toc31154 1 緒論 PAGEREF _Toc31154 1 HYPERLINK l _Toc10945 1.1課題設(shè)計背景 PAGEREF _Toc10945 1 HY

11、PERLINK l _Toc23405 1.2課題研究的意義 PAGEREF _Toc23405 1 HYPERLINK l _Toc5970 1.3國外相關(guān)研究情況 PAGEREF _Toc5970 1 HYPERLINK l _Toc28056 2 技術(shù)介紹 PAGEREF _Toc28056 2 HYPERLINK l _Toc12759 2.1EDA技術(shù)介紹 PAGEREF _Toc12759 2 HYPERLINK l _Toc8468 2.1.1EDA技術(shù)的開展趨勢 PAGEREF _Toc8468 2 HYPERLINK l _Toc413 2.1.2EDA技術(shù)的根本特征 PAG

12、EREF _Toc413 3 HYPERLINK l _Toc21193 2.2硬件描述語言VHDL PAGEREF _Toc21193 5 HYPERLINK l _Toc15037 2.2.1VHDL語言的特點 PAGEREF _Toc15037 5 HYPERLINK l _Toc4111 2.2.2VHDL的設(shè)計流程 PAGEREF _Toc4111 6 HYPERLINK l _Toc16217 2.3復(fù)雜可編程邏輯器件 PAGEREF _Toc16217 6 HYPERLINK l _Toc29922 2.3.1CPLD的研究現(xiàn)狀 PAGEREF _Toc29922 6 HYPER

13、LINK l _Toc318 2.3.2CPLD的開展趨勢 PAGEREF _Toc318 7 HYPERLINK l _Toc18128 2.3.3CPLD的研究方法 PAGEREF _Toc18128 7 HYPERLINK l _Toc31099 2.3.4CPLD的特點 PAGEREF _Toc31099 7 HYPERLINK l _Toc28335 2.4MA*+plus概述 PAGEREF _Toc28335 7 HYPERLINK l _Toc20655 2.4.1Ma*+plus開發(fā)系統(tǒng)的特點 PAGEREF _Toc20655 8 HYPERLINK l _Toc30893

14、 2.4.2Ma*plusII軟件版本 PAGEREF _Toc30893 8 HYPERLINK l _Toc14382 2.4.3Ma*plusII設(shè)計方法 PAGEREF _Toc14382 9 HYPERLINK l _Toc1713 3 總體方案 PAGEREF _Toc1713 10 HYPERLINK l _Toc17154 3.1系統(tǒng)設(shè)計要求 PAGEREF _Toc17154 10 HYPERLINK l _Toc27054 3.2總體框圖 PAGEREF _Toc27054 10 HYPERLINK l _Toc1744 4 模塊電路設(shè)計 PAGEREF _Toc1744

15、13 HYPERLINK l _Toc28128 4.1密碼鎖輸入模塊的設(shè)計 PAGEREF _Toc28128 13 HYPERLINK l _Toc24250 4.1.1矩陣式鍵盤工作原理 PAGEREF _Toc24250 13 HYPERLINK l _Toc3646 4.1.2時序產(chǎn)生電路 PAGEREF _Toc3646 14 HYPERLINK l _Toc11769 4.1.3鍵盤掃描電路 PAGEREF _Toc11769 15 HYPERLINK l _Toc19842 4.1.4鍵盤譯碼電路 PAGEREF _Toc19842 15 HYPERLINK l _Toc212

16、23 4.1.5彈跳消除電路 PAGEREF _Toc21223 16 HYPERLINK l _Toc13862 4.1.6密碼鎖輸入模塊原理圖 PAGEREF _Toc13862 16 HYPERLINK l _Toc7585 4.1.7VHDL局部源程序及流程圖 PAGEREF _Toc7585 16 HYPERLINK l _Toc12173 4.1.8仿真結(jié)果 PAGEREF _Toc12173 19 HYPERLINK l _Toc15286 4.2密碼鎖控制模塊設(shè)計 PAGEREF _Toc15286 19 HYPERLINK l _Toc24157 4.2.1密碼鎖控制模塊原理

17、圖 PAGEREF _Toc24157 20 HYPERLINK l _Toc5801 4.2.2控制模塊局部源程序及流程圖 PAGEREF _Toc5801 20 HYPERLINK l _Toc14221 4.2.3仿真結(jié)果 PAGEREF _Toc14221 22 HYPERLINK l _Toc22058 4.3密碼鎖顯示模塊 PAGEREF _Toc22058 23 HYPERLINK l _Toc12988 4.3.1顯示模塊原理圖 PAGEREF _Toc12988 24 HYPERLINK l _Toc4490 4.3.2顯示模塊局部源程序及流程圖 PAGEREF _Toc44

18、90 25 HYPERLINK l _Toc11513 4.3.3仿真結(jié)果 PAGEREF _Toc11513 26 HYPERLINK l _Toc6237 5 程序調(diào)試及系統(tǒng)仿真 PAGEREF _Toc6237 27 HYPERLINK l _Toc21581 參考文獻 PAGEREF _Toc21581 30 HYPERLINK l _Toc28720 致 PAGEREF _Toc28720 32 HYPERLINK l _Toc7109 附錄1 程序清單 PAGEREF _Toc7109 35. 1 緒論1.1課題設(shè)計背景現(xiàn)存的密碼鎖大多是基于數(shù)字電路設(shè)計的，這種密碼鎖設(shè)計思路簡單、

19、易于實現(xiàn)，但是過多的原器件的組合給推廣和流行帶來了不便。而且隨著社會物質(zhì)財富的日益增長，平安防盜已成為全社會問題。人們對鎖的要求越來越高，既要平安可靠地防盜，又要使用方便。根據(jù)這種情況研究出來一種功能強大、易于推廣的密碼鎖已經(jīng)迫在眉睫。而數(shù)字密碼鎖具有高平安性、低本錢、易操作、密碼可更換、體積小，功耗低，操作簡單易于修改和維護等優(yōu)點，受到越來越多人的歡送。1.2課題研究的意義 現(xiàn)在廣為流行的VHDL語言，描述能力強、覆蓋面廣、抽象能力強，所以采用VHDL建立硬件模型可以解決原器件過多而導(dǎo)致設(shè)計復(fù)雜的問題。用VHDL可以快速靈活地設(shè)計出符合各種要求的數(shù)字密碼鎖，而且操作簡單，稍加修改就可以改變密

20、碼的位數(shù)，增強其平安性，且很容易做成ASIC芯片，使設(shè)計過程到達高度自動化，并能夠在設(shè)計完成后在Ma*plusII環(huán)境下進展電路的模擬仿真。1.3國外相關(guān)研究情況 電子密碼鎖的種類繁多，例如數(shù)碼鎖、指紋鎖、磁卡鎖、IC卡鎖、生物鎖等，但較實用的還是按鍵式電子密碼鎖。20世紀80年代后，隨著電子鎖專用集成電路的出現(xiàn)，電子鎖的體積縮小，可靠性提高，本錢較高，是適合使用在平安性要求較高的場合，而且需要有電源提供能量，使用還局限在一定圍，難以普及，所以對它的研究一直沒有明顯的進展。目前，在西方興旺國家，密碼鎖技術(shù)相對先進，種類齊全，電子密碼鎖已被廣泛應(yīng)用于只能門禁系統(tǒng)中，通過多種更加平安，更加可靠的技

21、術(shù)實現(xiàn)大門的管理。在我國密碼鎖整體水平尚處在國際70年代左右，電子密碼鎖的本錢還很高，市場上仍以按鍵電子鎖為主，按鍵式和卡片鑰匙式電子鎖已引進國際先進水平，現(xiàn)國有幾個廠生產(chǎn)供給市場。但國自行研制開發(fā)的電子鎖，其市場構(gòu)造尚未形成，應(yīng)用還不廣泛。國的不少企業(yè)也引進了世界上先進的技術(shù)，開展前景非常可觀。希望通過不的努力，使電子密碼鎖在我國也能得到廣發(fā)應(yīng)用。. 2 技術(shù)介紹2.1EDA技術(shù)介紹20世紀90年代，國際上電子和計算機技術(shù)較先進的國家，一直在積極探索新的電子電路設(shè)計方法，并在設(shè)計方法、工具等方面進展了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件如CPLD、FPGA的應(yīng)用，已

22、得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件構(gòu)造和工作方式進展重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。1這一切極改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進了EDA技術(shù)的迅速開展。2EDA是電子設(shè)計自動化Electronic Design Automation的縮寫，在20世紀90年代初從計算機輔助設(shè)計CAD、計算機輔助制造CAM、計算機輔助測試CAT和計算機輔助工程CAE的概念開展而來的。3EDA技術(shù)就是以計算機為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言VHDL完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、

23、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極提高了電路設(shè)計的效率和可行性，減輕了設(shè)計者的勞動強度。42.1.1EDA技術(shù)的開展趨勢從目前的EDA技術(shù)來看，其開展趨勢是政府重視、使用普及、應(yīng)用廣泛、工具多樣、軟件功能強大。中國EDA市場已漸趨成熟，不過大局部設(shè)計工程師面向的是PC主板和小型ASIC領(lǐng)域，僅有小局部約11%的設(shè)計人員研發(fā)復(fù)雜的片上系統(tǒng)器件。為了與和美國的設(shè)計工程師形成更有力的競爭，中國的設(shè)計隊伍有必要購入一些最新的EDA技術(shù)。5 6在信息通信領(lǐng)域，要優(yōu)先開展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計算機及軟

24、件技術(shù)、第三代移動通信技術(shù)、信息管理、信息平安技術(shù)，積極開拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為根底的新一代信息產(chǎn)品，開展新興產(chǎn)業(yè)，培育新的經(jīng)濟增長點。7要大力推進制造業(yè)信息化，積極開展計算機輔助設(shè)計CAD、計算機輔助工程CAE、計算機輔助工藝CAP、計算機機輔助制造CAM、產(chǎn)品數(shù)據(jù)管理PDM、制造資源方案MRPII及企業(yè)資源管理ERP等。有條件的企業(yè)可開展網(wǎng)絡(luò)制造，便于合作設(shè)計、合作制造，參與國和國際競爭。開展數(shù)控化工程和數(shù)字化工程。在ASIC和PLD. 設(shè)計方面，向超高速、高密度、低功耗、低電壓方向開展。外設(shè)技術(shù)與EDA工程相結(jié)合的市場前景看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所開展。中國自19

25、95年以來加速開發(fā)半導(dǎo)體產(chǎn)業(yè)，先后建立了幾所設(shè)計中心，推動系列設(shè)計活動以應(yīng)對亞太地區(qū)其它EDA市場的競爭。8在EDA軟件開發(fā)方面，目前主要集中在美國。但各國也正在努力開發(fā)相應(yīng)的工具，日本、國都有ASIC設(shè)計工具，但不對外開放。集成電路設(shè)計中心，也提供IC設(shè)計軟件，但性能不是很強。相信在不久的將來會有更多更好的設(shè)計工具有各地開花并結(jié)果。據(jù)最新統(tǒng)計顯示，中國和印度正在成為電子設(shè)計自動化領(lǐng)域開展最快的兩個市場，年復(fù)合增長率分別到達了50%和30%。EDA技術(shù)開展迅猛，完全可以用日新月異來描述。EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。EDA水平不斷提高，設(shè)計工具趨于完美的地步。EDA市場日趨成熟，

26、但我國的研發(fā)水平沿很有限，需迎頭趕上。92.1.2EDA技術(shù)的根本特征EDA代表了當今電子設(shè)計技術(shù)的最新開展方向，它的根本特征是：設(shè)計人員按照自頂向下的設(shè)計方法，對整個系統(tǒng)進展方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路ASIC實現(xiàn)，然后采用硬件描述語言HDL完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標器件，這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法。10 11下面介紹與EDA根本特征有關(guān)的幾個概念： a. 自頂向下的設(shè)計方法 10年前，電子設(shè)計的根本思路還是選用標準集成電路自底向上地構(gòu)造出一個新的系統(tǒng)，這樣的設(shè)計方法就如同一磚一瓦建造金字塔，不僅效率低、本錢高而且容易

27、出錯。 高層次設(shè)計是一種自頂向下的全新設(shè)計方法，這種設(shè)計方法首先從系統(tǒng)設(shè)計入手，在頂層進展功能方框圖的劃分和構(gòu)造設(shè)計。在方框圖一級進展仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進展描述，在系統(tǒng)一級進展驗證。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，其對應(yīng)的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐?。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)構(gòu)造設(shè)計上的錯誤，防止設(shè)計工作的浪費，又減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。12b. ASIC設(shè)計 現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高，一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問

28、題。解決這一問題的有效方法就是采用ASIC芯片進展設(shè)計。ASIC按照設(shè)計方法的不同可分為全定. 制ASIC、半定制ASIC和可編程ASIC也稱為可編程邏輯器件。設(shè)計全定制ASIC芯片時，設(shè)計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計結(jié)果交由IC廠家去進展掩模制造，做出產(chǎn)品。這種設(shè)計方法的優(yōu)點是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺點是開發(fā)周期長，費用高，只適合大批量產(chǎn)品開發(fā)。13 半定制ASIC芯片的幅員設(shè)計方法分為門陣列設(shè)計法和標準單元設(shè)計法，這兩種方法都是約束性的設(shè)計方法，其主要目的就是簡化設(shè)計，以犧牲芯片性能為代價來縮短開發(fā)時間。14 可編程邏輯芯片與

29、上述掩模ASIC的不同之處在于：設(shè)計人員完成幅員設(shè)計后，在實驗室就可以燒制出自己的芯片，無須IC廠家的參與，大大縮短了開發(fā)周期。 可編程邏輯器件自70年代以來，經(jīng)歷了PAL、GAL、CPLD、FPGA幾個開展階段，其中CPLD/FPGA屬高密度可編程邏輯器件，目前集成度已高達200萬門/片，它將掩模ASIC集成度高的優(yōu)點和可編程邏輯器件設(shè)計生產(chǎn)方便的特點結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當市場擴大時，它可以很容易地轉(zhuǎn)由掩模ASIC實現(xiàn)，因此開發(fā)風險也大為降低。15 上述ASIC芯片，尤其是CPLD/FPGA器件，已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載體。

30、 c. 硬件描述語言 硬件描述語言VHDL是一種用于設(shè)計硬件電子系統(tǒng)的計算機語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路構(gòu)造和連接形式，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計。16例如一個32位的加法器，利用圖形輸入軟件需要輸入500至1000個門，而利用VHDL語言只需要書寫一行A=BC即可。而且VHDL語言可讀性強，易于修改和發(fā)現(xiàn)錯誤。早期的硬件描述語言，如ABEL、HDL、AHDL，由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計，層次間翻譯工作要由人工完成。為了克制以上缺乏，1985年美國國防部正式推出了高速集成電路硬件描述語言VHDL，1987年IEEE采

31、納VHDL為硬件描述語言標準IEEESTD1076。VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級、存放器傳輸級和邏輯門級多個設(shè)計層次,支持構(gòu)造、數(shù)據(jù)流和行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設(shè)計過程都可以用VHDL來完成。172.2硬件描述語言VHDLVHDL是一種可以用來描述數(shù)字邏輯系統(tǒng)的編程語言，VHDL的全名是Very-High-Speed Integrated Circuit HardwareDescription Language，誕生于1982。1987年底，VHDL被IEEEThe Institute of

32、 Electrical and Electronics Engineers和美國國防部確認為標準硬件描述語言。它源于美國政府于1980年開場啟動的超高速集成電路方案，VHDL主要用于描述數(shù)字系統(tǒng)的構(gòu)造、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序構(gòu)造特點是將一項工程設(shè)計，或稱設(shè)計實體可以是一個元件、一個電路模塊或一個系統(tǒng)分成外部或稱可是局部，即端口和部或稱不可視局部，既設(shè)計實體的部功能和算法完成局部兩局部。在對一個設(shè)計實體定義了外部界面后，一旦其部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實

33、體分成外局部的概念是VHDL系統(tǒng)設(shè)計的根本點。應(yīng)用VHDL進展工程設(shè)計的優(yōu)點是多方面的。18VHDL的應(yīng)用必將成為當前以及未來EDA解決方案的核心，更是整個電子邏輯系統(tǒng)設(shè)計的核心。2.2.1VHDL語言的特點a. VHDL具有更強的行為描述能力，從而決定了它成為電子工程領(lǐng)域事實上通用的硬件描述語言。強大的行為描述能力是避開具體的器件構(gòu)造，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。b. VHDL語句的行為描述能力和程序構(gòu)造，決定了它具有支持大規(guī)模設(shè)計的. 分解和已有設(shè)計的再利用功能。高效、高速完成符合市場需求的必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)的大規(guī)模系統(tǒng)設(shè)計。VHDL中設(shè)計實體

34、的概念、程序包的概念、設(shè)計庫的概念為設(shè)計的分解和并行工作提供了有利的支持。c. VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期，就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進展仿真模擬，使設(shè)計者對整個工程的構(gòu)造和功能可行性做出判斷。d. 用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進展邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表根據(jù)不同的實現(xiàn)芯片。e. VHDL對設(shè)計的描述具有相對獨立性。設(shè)計者可以不懂硬件的構(gòu)造，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進展獨立的設(shè)計。正因為VHDL的硬件描述與具體的工藝技術(shù)和硬件構(gòu)造無關(guān)，所以VHDL設(shè)計程序的硬件實現(xiàn)目標器件有

35、廣闊的懸著圍。19f. VHDL具有類屬描述語句和子程序調(diào)用等程序，對于完成的設(shè)計，在不改變源程序的條件下，只需要改變類屬參數(shù)量或者函數(shù)，就能輕易地改變設(shè)計的規(guī)模和構(gòu)造。2.2.2VHDL的設(shè)計流程在用VHDL語言來設(shè)計電路時,主要的過程是這樣的：a. 創(chuàng)立VHDL設(shè)計工程及使用文本編輯器輸入設(shè)計源文件；b. 使用編譯工具編譯源文件，VHDL的編譯器有很多，ACTIVE公司，MODELSIM公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都有自己的編譯器；c. 目標器件的選擇和源程序的編譯及綜合；d. 編輯測試文件及器件引腳的鎖定和適配；e. 系統(tǒng)的功能仿真，對進入

36、功能仿真，給測試向量賦值，再設(shè)置波形的觀察格式。作為一個獨立的設(shè)計工程而言，仿真文件的提供足可以證明你設(shè)計的完整性；f. 連接硬件測試系統(tǒng)，進展下載操作，再通過硬件系統(tǒng)進展測試；g. 綜合，綜合的目的是在于將設(shè)計的源文件由語言轉(zhuǎn)換為實際的電路，這一局部的最終目的是生成門電路級的網(wǎng)表Netlist；h. 布局、布線，這一步的目的是生成用于燒寫的編程文件。在這一步，將用到第h步生成的網(wǎng)表并根據(jù)CPLD/FPGA廠商的器件容量，構(gòu)造等進展布局、布線。這就好似在設(shè)計PCB時的布局布線一樣。先將各個設(shè)計中的門根據(jù)網(wǎng)表的容和器件的構(gòu)造放在器件的特定部位。然后在根據(jù)網(wǎng)表中提供的各門的連接，把各個門的輸入輸出

37、連接起來；i. 后仿真，這一步主要是為了確定你的設(shè)計在經(jīng)過布局布線之后，是不是還滿足你的設(shè)計要求。202.3復(fù)雜可編程邏輯器件CPLDple* Programmable Logic Device復(fù)雜可編程邏輯器件，是從PAL和GAL器件開展出來的器件，相對而言規(guī)模大，構(gòu)造復(fù)雜，屬于大規(guī)模集成電路圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其根本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標文件，通過下載電纜在系統(tǒng)編程將代碼傳送到目標芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。212.3.1CPLD的研究現(xiàn)狀當今社會是數(shù)字化的社會，是數(shù)字集成電路廣泛應(yīng)用的社會。數(shù)字

38、集成電路本身在不斷地進展更新?lián)Q代?？删幊踢壿嬈骷墙鼛啄陙聿砰_展起來的一種新型集成電路，是當前數(shù)字系統(tǒng)設(shè)計的主要硬件根底，是硬件編程語言VHDL的物理實現(xiàn)工具，可編程邏輯器件對數(shù)字系統(tǒng)設(shè)計自動化起著重要作用，可以說沒有了編程邏輯器件就沒有當前的數(shù)字自動化。目前，以這種可編程邏輯器件為原材料，進展的EDA設(shè)計模式已經(jīng)成為當前數(shù)字設(shè)計的主流。CPLD器件具有高密度、高速率、系列化、標準化、小型化、多功能、低耗能、低本錢、設(shè)計靈活方便、可無限反復(fù)編程，可現(xiàn)場模擬調(diào)試驗證等特點，使用CPLD可在較短的時間完成一個電子系統(tǒng)的設(shè)計和制作，縮短了研制周期，到達快速上市和進一步降低本錢的要求。222.3.2C

39、PLD的開展趨勢可編程邏輯器件正處于高速開展的階段，下一代可編程邏輯器件硬件上有以下四大開展趨勢：最先進的ASIC生產(chǎn)工藝將被更廣泛的應(yīng)用于以CPLD為代表的可編程邏輯器件；越來越多的高端CPLD產(chǎn)品將包含DSP或CPU等處理器核，從而CPLD將由傳統(tǒng)的硬件設(shè)計手段逐漸過渡到為系統(tǒng)級設(shè)計平臺；CPLD將包含功能越來越豐富的硬核，與傳統(tǒng)ASIC進一步融合，并通過構(gòu)造化ASIC技術(shù)加快占領(lǐng)局部ASIC市場；低本錢CPLD的密度越來越高，價格越來越合理，將成為CPLD開展的中堅力量。232.3.3CPLD的研究方法CPLD的設(shè)計方法采用自頂向下的層次化設(shè)計方法，即從整個系統(tǒng)的整體要求出發(fā)，自上向下的

40、逐步將系統(tǒng)設(shè)計容細化，即把整個系統(tǒng)分割為假設(shè)干功能模塊，最后完成整個系統(tǒng)的設(shè)計。具體是借助于EDA軟件用原理圖、布爾表達式、硬件描述語言等方法生成相應(yīng)的目標文件，最后用編程器或下載電纜用目標器件實現(xiàn)。2.3.4CPLD的特點它具有編程靈活、集成度高、設(shè)計開發(fā)周期短、適用圍寬、開發(fā)工具先進、設(shè)計制造本錢低、對設(shè)計者的硬件經(jīng)歷要求低、標準產(chǎn)品無需測試、性強、價格群眾化等特點，可實現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn)一般在10000件以下之中。24幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD器件，CPLD器件已成為電子產(chǎn)品不可缺少的組成局部，它的設(shè)計和應(yīng)用成為

41、電子工程師必備的一種技能。2.4MA*+plus概述Ma*+plusII是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大的可編程邏輯器件的供給商之一。Ma*+plusII界面友好，使用便捷，被譽為業(yè)界最易用易學(xué)的EDA軟件。25在Ma*+plusII上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與構(gòu)造無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進展設(shè)計輸入、快速處理和器件編程。2.4.1Ma*+plus開發(fā)系統(tǒng)的特點a. 開放的界面Ma*+plusII支持與Cadence，E*emplarlogic，Mentor Graphics，Synp

42、licty，Viewlogic和其它公司所提供的EDA工具接口。b. 與構(gòu)造無關(guān)Ma*+plusII系統(tǒng)的核心為plier支持的Altera公司的FLE*10K、FLE*8000、FLE*6000、MA*9000、MA*7000、MA*5000和Classic可編程邏輯器件，提供了世界上唯一真正與構(gòu)造無關(guān)的可編程邏輯設(shè)計環(huán)境。c. 完全集成化Ma*+plusII的設(shè)計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。d. 豐富的設(shè)計庫Ma*+plusII提供豐富的庫單元供設(shè)計者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能Macro-Function以及

43、新型的參數(shù)化的兆功能。e. 模塊化工具設(shè)計人員可以從各種設(shè)計輸入、處理和較驗選項中進展選擇，還可根據(jù)需要添加新功能使設(shè)計環(huán)境用戶化。由于Ma*plusII支持多種器件系列，設(shè)計者不必學(xué)習(xí)新工具即可支持新構(gòu)造。f. 硬件描述語言VHDLMa*+plusII軟件支持各種HDL設(shè)計輸入選項，包括VHDL、Verilog HDL和Altera自己的硬件描述語言VHDL。g. Opencore特征Ma*+plusII軟件具有開放核的特點，允許設(shè)計人員添加自己認為有價值的宏函數(shù)。h. Megacore功能兆功能是為復(fù)雜的系統(tǒng)級功能提供的，經(jīng)過校驗的HDL網(wǎng)表文件，它能使ACE* 1K、FLE* 10K、F

44、LE* 8000、FLE* 6000、MA* 9000、MA* 7000器件系列提供最優(yōu)化的設(shè)計。26充分利用這些兆功能會使設(shè)計任務(wù)大大減輕，設(shè)計人員可把更多的精力投入到改良各種設(shè)計和最終的產(chǎn)品上。2.4.2Ma*plusII軟件版本MA*+PLUSII軟件按照使用平臺可以分為PC機版和工作站版，按使用對象可分為商業(yè)版、根本版和學(xué)生版。a. 商業(yè)版 支持全部輸入方式和版本發(fā)行時的除APE*系列之外的所有Altera CPLD器件。商業(yè)版運行時需要一個授權(quán)碼和一個附加的并口硬件狗。 b. 根本版BaseLine 在商業(yè)版上作了一些限制。如不支持VHDL，不能進展功能仿真，不支持*些器件等，根本版

45、不需要并口硬件狗，只需要向Altera申請一個根本版授權(quán)碼即可。 c. 學(xué)生版E+MA* 支持商業(yè)版的全部功能，但可使用的邏輯功能模塊受到限制，且只支持幾個器件。假設(shè)要安裝學(xué)生版，應(yīng)向Altera公司大學(xué)工程部申請學(xué)生版授權(quán)碼。272.4.3Ma*plusII設(shè)計方法 a. 輸入設(shè)計工程 邏輯設(shè)計的輸入方法有圖形輸入，文本輸入，波形輸入以及第三方EAD工具生成的設(shè)計網(wǎng)表文件輸入等。輸入方法不同，生成的設(shè)計文件也不同。 b. 編譯設(shè)計工程 首先，根據(jù)設(shè)計工程要求設(shè)定編譯參數(shù)和編譯策略。然后，根據(jù)設(shè)定的編譯參數(shù)和編譯策略對設(shè)計工程進展網(wǎng)表提取，邏輯綜合和器件適配，并產(chǎn)生報告文件，延時信息文件和器件

46、編程文件，供分析，仿真及編程用。 c. 校驗設(shè)計工程 工程校驗方法包括功能仿真、模擬防真和定時分析。 功能仿真是在不考慮器件延時的理想情況下仿真設(shè)計工程的一種工程驗證方法，稱為前仿真。通過功能仿真可以用來驗證一個工程的邏輯功能是否正確。模擬仿真時序仿真是在考慮設(shè)計工程具體適配器件的各種延時的情況下仿真設(shè)計工程的一種工程驗證方法，稱為后仿真。時序仿真不僅測試邏輯功能，還測試目標器件最差情況下的時間關(guān)系。28通過時序仿真，在把工程編程到器件之前全面檢測工程，以確保在各種可能的條件下都有正確的響應(yīng)。 定時分析用來分析器件引腳以及部節(jié)點間的傳輸路徑延時、時序邏輯的性能以及器件部各種存放器的建立、保持時

47、間。d. 程驗證設(shè)計工程 用MA*+PLUSII編程器通過Altera編程硬件或其他工業(yè)標準編程器將經(jīng)過仿真確認后的編程目標文件輸入所選定的Altera CPLD器件中，然后參加實際鼓勵信號進展測試，檢查是否到達設(shè)計要求。. 3 總體方案3.1系統(tǒng)設(shè)計要求a. 密碼輸入：每按下一個數(shù)字鍵，就輸入一個數(shù)值，并在顯示器上顯示該數(shù)值，同時將先前輸入的數(shù)據(jù)依次左移一個數(shù)字位置。b. 密碼去除：按下去除鍵可去除前面所有輸入的值。c. 密碼更改：按下更改鍵可將目前的數(shù)碼設(shè)定成新的密碼。d. 密碼上鎖：按下上鎖鍵可將密碼鎖定。e. 密碼解鎖：按下解鎖鍵首先檢查輸入的密碼是否正確，密碼正確即開鎖。3.2總體框

48、圖考慮到實現(xiàn)各項數(shù)字密碼鎖功能的具體要求，整個電子密碼鎖系統(tǒng)的總體組成如圖3.1所示。. BCD至七段譯碼電路數(shù)值比擬電路存放器去除信號發(fā)生電路按鍵數(shù)值緩沖器開/關(guān)鎖電路彈跳消除電路鍵盤譯碼電路鍵盤時序產(chǎn)生電路鍵盤掃描電路圖3.1 系統(tǒng)設(shè)計框圖 a. 密碼鎖輸入電路包括時序產(chǎn)生電路、鍵盤掃描電路、鍵盤彈跳消除電路、鍵盤譯碼電路等幾個小的功能電路。b. 密碼鎖控制電路包括按鍵數(shù)據(jù)的緩沖存儲電路，密碼的去除、變更、存儲、激活電鎖存放器消除信號發(fā)生電路，密碼核對數(shù)值比擬電路，解鎖電路開/關(guān)門鎖電路等幾個小的功能電路。c. 七段數(shù)碼管顯示電路主要將待顯示數(shù)據(jù)的BCD碼轉(zhuǎn)換成數(shù)碼器的七段顯示驅(qū)動編碼。.

49、 . . 4 模塊電路設(shè)計4.1密碼鎖輸入模塊的設(shè)計密碼鎖輸入模塊由時序產(chǎn)生電路、鍵盤掃描電路、鍵盤譯碼電路、彈跳消除電路組成，加上一個外接的3*4鍵盤組成，如圖4.1所示。#9630582*741清抖電路鍵盤譯碼按鍵存儲鍵盤掃描圖4.1 密碼鎖輸入模塊電路4.1.1矩陣式鍵盤工作原理矩陣式鍵盤是一種常見的輸入裝置，在日常的生活中，矩陣式鍵盤在計算機、手機、微波爐等各種電子產(chǎn)品中被廣泛應(yīng)用。其根本原理就是將水平鍵盤掃描線和垂直輸出譯碼線的穿插處通過一個按鍵來連通，再通過一個鍵盤輸入譯碼電路，將各種鍵盤掃描線和垂直輸出譯碼線信號的不同組合編碼轉(zhuǎn)化成一個特定的輸入信號值或輸入信號編碼。如圖4.2所

50、示為一34矩陣式鍵盤。矩陣式鍵盤以行、列形式排列，圖中為4行3列，鍵盤上的每一個按鍵盤其實是一個開關(guān)電路，當*鍵被按下時，該按鍵所對應(yīng)的位置就呈現(xiàn)邏輯0的狀態(tài)，反之，未被按下時則呈現(xiàn)邏輯1的狀態(tài)。按鍵輸入方式為掃描法，即掃描行號由行線KY3-KY0輸入鍵盤，變化的順序依次為1110、1101、1011、0111、1110掃描信號每一次掃描一行，依次周而復(fù)始。例如現(xiàn)在的掃描信號為1011，依次目前正在掃描7、8、9這一行的按鍵，如果這行當中沒有按鍵被按下的話，則由K*2-K*0讀出的值為111，反之當8這個按鍵被按下的話，則由K*2-K*0讀出的值為101。29 30按鍵位置與數(shù)碼關(guān)系如表4.3

51、所示。. 經(jīng)上拉電阻到VCC KEY2 #93602*78451 KEY1 KEY0 KY3(00)1110 KY2(01)1101 KY1(10)1011 KY0(11)0111圖4.2 3*4矩陣鍵盤的面板設(shè)置表4.3 按鍵位置與數(shù)碼關(guān)系KY3-KY0K*2-K*0按鍵號111011101110110111011101101110111011011101110111011101110011101110011101110011101110123456789*0# 假設(shè)從K*2-K*0讀出的值皆為1，代表該列沒有鍵按下，則不進展按鍵譯碼的動作；反之，如果有鍵按下，則應(yīng)將K*2-K*0讀出的值送

52、至譯碼電路進展編碼。4.1.2時序產(chǎn)生電路時序產(chǎn)生電路中使用三種不同頻率的工作脈沖波形，即系統(tǒng)時鐘脈沖、彈跳消除取樣信號和鍵盤掃描信號。本設(shè)計選用信號Q建立一個9位自由計數(shù)器，對輸入主時鐘進展降頻處理。4.1.3鍵盤掃描電路鍵盤掃描電路的作用是提供鍵盤掃描信號，掃描信號變化次序為1110、1101、1011、0111(0表示按下，當鍵盤掃描信號為1110時，按鍵位置為011時，表示1鍵按下，按鍵位置為101時，表示2鍵按下，按鍵信號為110時，表示3鍵按下；當鍵盤掃描信號為1101時，按鍵位置為011時，表示4鍵按下，按鍵位置為101時，表示5鍵按下，按鍵位置為110時，表示6鍵按下；當鍵盤掃

53、描信號為1011時，按鍵位置為011時，表示7鍵按下，按鍵位置為101時，表示8鍵按下，按鍵位置為110時，表示9鍵按下；當鍵盤掃描信號為0111時，按鍵位置為011時，表示*鍵按下，按鍵位置為101時，表示0鍵按下，按鍵位置為110時，表示#鍵按下。4.1.4鍵盤譯碼電路 a. 按鍵存儲電路 每次掃描會產(chǎn)生新的按鍵數(shù)據(jù)，可能會覆蓋前面的數(shù)據(jù)，所以需要一個按鍵存儲電路，將整個鍵盤掃描完畢的結(jié)果記錄下來。本設(shè)計采用串行串出移位存放器來實現(xiàn)，在數(shù)字電路中串入串出移位存放器是指具有一個數(shù)據(jù)輸入端口、一個同步時鐘輸入端口和一個數(shù)據(jù)輸出端口的移位存放器。31 b. 鍵盤譯碼電路 鍵盤中的按鍵分別為數(shù)字按

54、鍵和功能按鍵，數(shù)字按鍵主要是用來輸入數(shù)字的，但是鍵盤所產(chǎn)生的輸出是無法直接拿來用作密碼鎖控制電路的輸入的，必須有鍵盤譯碼電路來規(guī)劃每個按鍵的輸出形式，做相應(yīng)的動作。鍵盤譯碼電路主要負責的工作是：首先判斷是否有鍵按下，假設(shè)被按下的是數(shù)字按鍵，則解釋成相應(yīng)的BCD碼，假設(shè)被按下的是功能鍵，則譯成四位的數(shù)字碼，由密碼控制電路做相應(yīng)的工作。本設(shè)計中按鍵位置與數(shù)碼關(guān)系如表4.4所示。表4.4 按鍵位置與數(shù)碼關(guān)系鍵掃信號SEL3.0按鍵位置KEY2.0按鍵號鍵盤譯碼輸出按鍵功能11101110111011011101110110111011101101110111011101110111001110111

55、0011101110011101110123456789*0#N=0001N=0010N=0011N=0100N=0101N=0110N=0111N=1000N=1001N=0100N=0000N=0001數(shù)碼輸入上鎖數(shù)碼輸入去除/解鎖4.1.5彈跳消除電路 彈跳消除電路目前使用的按鍵大多數(shù)是機械式開關(guān)構(gòu)造，在開關(guān)切換的瞬間會在接觸點出現(xiàn)來回彈跳的現(xiàn)象，對于激活關(guān)閉如電燈、電視等一般電子用品，并不會有影響，但對于靈敏度較高的電路，這種彈跳現(xiàn)象則可能造成錯誤動作而影響到按鍵的正確性。雖然只是按下按鍵一次然后放掉，但實際產(chǎn)生的按鍵信號卻不只跳動一次，經(jīng)過取樣信號的檢查后，將會造成誤判，以為鍵盤按了

56、兩次。因此必須加上彈跳消除電路，防止誤操作信號的發(fā)生。32 33在彈跳消除電路所使用的脈沖信號的頻率必須比其他電路使用的脈沖信號的頻率高。本設(shè)計采用分頻的方法消除抖動，假設(shè)采樣信號檢測到輸入由1變到0或由0變?yōu)?，先延時兩個周期，仍舊檢測到時0或1，則說明按鍵狀態(tài)確實發(fā)生了變化，否則抖動處理。4.1.6密碼鎖輸入模塊原理圖密碼鎖輸入原理圖如圖4.5所示。 DATA_N3.0 DATA_F3.0CLK_IN FLAG_NKEY_IN2.0 FLAG_F CQD KSEL3.0 C_SR1.0 SR DATA_N3.0DATA_F3.0CLK_IN FLAG_NFLAG_F KEY_IN2.0 C

57、QDKSEL3.0C_SR1.0圖4.5 輸入模塊原理圖 實體描述：輸入信號：CLK_IN：時鐘信號 KEY_IN：按鍵輸入信號 輸出信號：DATA_N：數(shù)字鍵數(shù)據(jù) DATA_F：功能鍵數(shù)據(jù) FLAG_N：數(shù)字鍵數(shù)據(jù)標志 FLAG_F：功能鍵數(shù)字標志 CQD：鍵盤輸入采樣信號 KSEL：鍵盤掃描信號 CSR：按鍵行號00，01，10，11 VHDL局部源程序及流程圖VHDL局部源程序如下。COUNTER:BLOCK -鍵盤掃描模塊計數(shù)器 BEGIN PROCESS(CLK_IN) BEGIN IF(CLK_INEVENT AND CLK_IN=1) THEN Q=Q+1; END IF; C_

58、QD=Q(3); -鍵盤輸入采樣時鐘 C_SR=Q(5 DOWNTO 0); -確定鍵盤掃描行號 END PROCESS; SEL =1110WHEN C_SR=00 ELSE -掃描0行 1101WHEN C_SR=01 ELSE 1011WHEN C_SR=10 ELSE 0111WHEN C_SR=11 ELSE 1111;END BLOCK COUNTER;KEY_DECODER:BLOCK -鍵盤譯碼模塊 SIGNAL Z:STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN PROCESS(C_QD) BEGIN Z=C_SR&C; -按鍵位置2位&按鍵輸入3位

59、IF(C_QD EVENT AND C_QD=1) THEN CASE Z IS WHEN 11101=NNNNNNNNNNNFFF=1000; END CASE; END IF; END PROCESS; FN=NOT ( N(3) AND N(2) AND N(1) AND N(0); FF=F(2) OR F(0); 輸入模塊流程圖如圖4.6所示開場按鍵輸入時鐘分頻消除抖動鍵盤輸入譯碼完畢圖4.6 輸入模塊流程圖 該模塊中先設(shè)置輸入輸出變量，再設(shè)置兩個進程：第一個進程鍵盤掃描模塊，在時鐘上升沿時通過用C_QD=Q3語句，取得一個脈沖波形，對主時鐘進展8分頻，其值為0、1、0、1；使用C_

60、SR=Q5 DOWNTO 4語句，取得一脈沖序列，依次為00、01、10、11；通過分頻來消除抖動，利用SEL信號和C_SR來掃描鍵盤行號，第二個進程鍵盤譯碼模塊利用在鍵盤掃描模塊中掃描的行號，再設(shè)置C變量讀取列，將讀取的行號C_SR和C讀取的列具體的按鍵在此進程中按鍵位置確定哪個鍵被按下。4.1.8仿真結(jié)果輸入模塊仿真結(jié)果如圖4.7所示。圖4.7 輸入模塊仿真圖從仿真波形圖分析可知，當KSEL為1101時，DATA_N為6二進制0110被按下，數(shù)字鍵標志FLAG_N變?yōu)楦唠娖?；當DATA_N為1111，F(xiàn)LAG_F變?yōu)楦唠娖剑垂δ芙ò聪?。各輸出產(chǎn)生了需要的波形。4.2密碼鎖控制模塊設(shè)計 密