半導體器件原理資料課件

1、半導體器件原理2022/7/162提綱半導體中的載流子及其運動P-N結的特性MOS晶體管工作原理及特性MOS 晶體管電路基本結構單元及特性硅平面工藝簡介（E/D NMOS工藝結構介紹）2022/7/163半導體中的載流子及其運動硅單晶 正四面體，金剛石結構，晶體的性質與晶向有關，表面的性質與晶面有關 硅原子最小距離：0.235nm 晶格常數：0.543089nm 2022/7/164半導體中的載流子及分布半導體的電阻率介于導體和絕緣體之間導體：10-4cm絕緣體： 1010cm半導體： 10 -4 1010cm導電能力的決定因素 1/nq n:載流子的濃度， 決定因素q:載流子的電荷:載流子的

2、遷移率 （相差不大）2022/7/165半導體中的載流子及分布硅單晶導電性能硅原子四個價電子，與周圍四個原子各出一個電子形成共價鍵每個原子周圍八個電子共價鍵晶體熱激發(fā)價帶電子躍遷到導帶載流子晶體具有導電性電子空穴EcEv導帶價帶禁帶寬度， EgSiSiSiSiSiSiSiSiSiSiSiSiSiSiSiSi2022/7/166半導體中的載流子及分布本征半導體中載流子及分布電子空穴濃度相等 ni=n0=p0 =(NvNc)1/2 exp(-Eg/2kT)常溫下，硅半導體ni=1.51010cm-32.3105cm不能滿足要求，需摻雜施主、受主雜質施主雜質，可給出一個電子P,As受主雜質，可接受一

3、個電子B摻有施主雜質的半導體稱為n型半導體，摻有受主雜質的半導體稱為p型半導體2022/7/167半導體中的載流子及分布N、P型半導體雜質能級N型半導體P型半導體ED=EC-EDEA=EA-EVECEvEDEiEFnECEvEAEiEFp2022/7/168半導體中的載流子及分布載流子分布ND大，EF 靠近EC，導帶有較多的電子，價帶基本填滿，空穴很少。NA大，EF越靠近EV，價帶空穴多，很少有電子能躍入導帶。熱平衡情況下 npni2f(E)EFE0.512022/7/169載流子在電場中的運動載流子運動熱運動，無規(guī)則電場下的漂移，散射，再加速的過程，平均速度為兩次散射之間由電場加速所獲得的定

4、向速度。遷移率單位電場強度下載流子的漂移速度影響因素：有效質量、溫度（散射）、雜質散射、表面散射2022/7/1610載流子在電場中的運動非平衡載流子產生原因光照、熱、電等 ，nnn0主要影響少數載流子少子復合多余載流子通過電子空穴復合趨于平衡（直接，間接，表面復合）擴散擴散長度 L=（D）1/2:少子壽命D:擴散系數EFNEVECnph光照產生非平衡少子2022/7/1611PN結特性PN結形成電子空穴濃度的巨大差異擴散留下離化施主和受主形成空間電荷區(qū)建立電場阻礙擴散擴散與漂移達到平衡統(tǒng)一的費米能級EFnECEVECEVEFPPN結能帶圖PN結空間電荷區(qū)EF-qBN+P+-內建電場漂移電流擴

5、散電流xdnxdp2022/7/1612PN結中載流子的分布空間電荷區(qū)內載流子濃度比起n、p區(qū)的多子濃度要小的多，好像耗盡了一樣，故又稱為耗盡區(qū)，可以認為載流子濃度很小，可以忽略，空間電荷區(qū)電荷密度等于離化施主/受主密度。PN結內（熱平衡）處處有npni2n、pxxdnxdpnn0pn0np0pp0熱平衡時PN結內載流子分布NP2022/7/1613耗盡區(qū)勢壘高度等于半導體費米能級的差-qBEFN-EFP用載流子濃度表示為：-qBkTln（NAND/ni2）可見，勢壘高度與摻雜濃度和溫度有關。對于常溫的硅材料；通常在0.60.8 eV勢壘寬度對于N+P的單邊突變結，NDNA電中性條件，xdnN

6、D=xdpNA xdp xdnxd xdp xdn xdp(2s0qNAB)1/2勢壘區(qū)電荷QB=qNAxdpPN+-xdnxdpExxVB2022/7/1614PN結特性外加電場為零時漂移和擴散相抵消，流過PN結的凈電流為零。加正向電壓P加正，n加負，外加電場與內建電場方向相反，漂移減弱，擴散占優(yōu)，空穴由p區(qū)注入到n區(qū)，電子由n區(qū)注入到p區(qū)多子擴散。npni2正向電流Jn V：外加電壓正偏時耗盡區(qū)邊緣少子分布正偏時PN結內載流子分布n、pxxdnxdpnn0pn0np0pp0零偏正偏n、pxxdnxdppn0np02022/7/1615PN結的特性反向偏置外加電場與內建電場一致，漂移占優(yōu)，電

7、子由p區(qū)注入n區(qū)，空穴由n區(qū)注入p區(qū)（都是少子），電流小。反向抽取少數載流子，使得耗盡區(qū)邊緣處少子濃度接近零。npni2反向電流JR V： 外加電壓（反向）n、pxxdnxdppn0np0n、pxxdnxdpnn0pn0np0pp0零偏反偏反偏時耗盡區(qū)邊緣少子分布反偏時PN結內載流子分布2022/7/1616PN結的特性擊穿反向電壓大到一定程度時，反向電流急劇增加雪崩擊穿反向強電場載流子動能增加激發(fā)電子空穴對進一步激發(fā)電子空穴對雪崩擊穿溫度升高電子自由程減小碰撞電離率減小擊穿電壓升高；還與電場和空間電荷區(qū)寬度有關，邊緣效應和柵調制電場加強使擊穿電壓降低。隧道擊穿反向偏壓增加能帶彎曲價帶電子能量

8、超過導帶電子電子穿越禁帶溫度升高禁帶寬度減小擊穿電壓降低2022/7/1617PN結特性結電容外加反向電壓，電流很小電壓全部降落在耗盡區(qū)耗盡區(qū)相當于介質單位面積的電容(單邊突變結）N+P+-V變容二極管用于電子調諧器等2022/7/1618晶體管的工作原理及特性雙極性晶體管簡介結構發(fā)射極（ emitter），基極（base)，集電極（collector)工作原理 （NPN)VcIcIbIebIneIpeIncIpcNPN+ce2022/7/1619晶體管工作原理及特性MOS晶體管的結構柵極（gate):早期為鋁，現為多晶硅源、漏（source、drain）:背靠背PN結,不通。襯底（subst

9、rate）:NMOS接地，PMOS接高電位，提供反偏。 NMOS電位低者為源極，電位高者為漏極PMOS電位高者為源極，電位低者為漏極P-subN+N+SDGBN-subP+P+SDGBNMOSPMOS2022/7/1620MOS表面效應（理想結構）MetalInsulatorSemiconductorVg0PsubECEiEFpEVVg=0SiO2MetalInsulatorSemiconductorVg0PsubECEiEFpEVVg0SiO2qVSfECEiEFpEVVg0SiO2qVS=2fMetalInsulatorSemiconductorVg0Psub反型電子耗盡區(qū)MetalIns

10、ulatorSemiconductorVg0Psub耗盡區(qū)耗盡反型2022/7/1622MOS晶體管開啟電壓Vt當柵極施加一定的正電壓，表面能帶下彎qVs=2qf時，表面電子和空穴濃度正好與體內相反，表面呈現強反型（strong inversion）。此時所對應的柵極電壓Vg稱為開啟電壓，用Vt表示。上述討論的是理想MOS結構體系，實際的開啟電壓受多種因素的影響：2f：反型表面勢，反型時表面下彎值。加在硅表面與硅體內的電壓。-QB/Cox：維持QB所需加的柵壓，也就是表面反型是降落在柵與硅表面（SiO2)的電壓ms：柵（電極）與硅襯底之間的接觸電勢差（功函數差）。-QSS/Cox：抵消柵氧化層

11、與硅表面之間存在界面電荷所需的Vgms -QSS/CoxVFB, 平帶電壓。注：襯偏調制：QB，VT；NA，VT襯偏調制效應大2022/7/1623MOS晶體管的直流特性當VDS很小時，源漏間導電溝厚度變化不大，源漏之間相等于電阻，VDS增加，RON減小，電流 IDS=2K(VGS-VT-VDS/2)VDS 2K(VGS-VT)VDS，隨VDS呈線性變化。當VDS增大時， IDS VDS曲線越來越偏離線性，當VGS-VTVDS時，漏端將不存在導電溝，開始夾斷。夾斷區(qū)電子很少，電阻較大，但有很強的電場，可以把溝道中的電子拉向漏極。夾斷后，再增加VDS， 電壓主要降落在高阻區(qū)，IDS變化不大，趨于

12、飽和， 飽和電流IDS=K(VGS-VT) 2，電流VDS與無關。擊穿：當VGSVt時，不存在導電溝，VDS被耗盡區(qū)電荷屏蔽，當VDS增大到耗盡區(qū)電荷不足以屏蔽時源漏穿通。漏結擊穿溝道長時，漏結擊穿；溝道短時，源漏穿通。次開啟（subthreshold）：VGSVt, MOS 并非絕對不通。2022/7/1624MOS晶體管的電容Miller電容有反饋作用，對工作速度有很大的影響，比同樣值的CGS大得多VDCGDGSD等效圖2022/7/1625發(fā)展中的器件物理問題Vt小尺寸效應短溝效應 L減小，Vt下降窄溝效應 W減小，Vt上升強場效應一般條件，歐姆定律，載流子的漂移速度與電場成正比強場下，

13、遷移率下降，載流子速度趨于飽和 VS=107cm/sec熱載流子（hot carrier）漏端夾斷處（NMOS)影響VtLDD 解決GSDGFieldField2022/7/1626發(fā)展中的器件物理問題靜電損傷 （ElectroStatic Damage）/DischargeMOS絕緣柵輸入靜電荷積累柵擊穿輸出端也會擊穿加保護器件電子遷移 （electron immigration）電流密度大電子撞擊原子原子移動導線變細電流密度進一步加大遷移加重斷裂用Cu代替Al2022/7/1627MOS 晶體管電路（基本單元）開關單溝NMOS開關高閾值損失，VOH=VG-VT 襯偏調制效應，輸出更低充電慢

14、（高輸出時）CMOS傳輸門結構沒有高閾值損失，也沒有低閾值損失，VO=VIVIVOCGVIVOGPGN2022/7/1628MOS 晶體管電路（基本單元）反相器（非門）有比反相器VIVDDMLMEVOVDDMLMEVIVGGVOVIVDDMLMEVOVDDVIRLVOE/RE/E飽和型E/E非飽和型E/D2022/7/1629MOS 晶體管電路（基本單元）無比反相器 CMOS反相器（非門），功耗小，管子相互依賴性小其它門電路與非門，或非門等準靜態(tài)D觸發(fā)器VDDMPMNVIVOG1G2G3G4G5D2022/7/1630集成電路工藝結構尺寸縮?。ǖ缺瓤s小 scalingdown） 恒定電場原則，恒定電壓原則，準恒電場原則E/D NMOS CMOS場區(qū)隔離 VTF 足夠大，需要NA大，QB大；場區(qū)注硼溝道注入 調VTLDD 結構， 減小熱載流子問題多晶硅 可用于布線，注意不能與有源區(qū)交叉CMOS 的Latchup 效應（閘流效應）采用襯底外延，減小RS，側向NPN管不能正偏倒退阱，減小RW保護環(huán)，