基于verilog hdl交通燈控制系統(tǒng)設(shè)計(jì)稿

1、目錄摘要IIIAbstractIV第一章緒論11.1交通燈簡(jiǎn)介11.2基于 Verilog HDL 交通燈控制的優(yōu)點(diǎn)2CPLD 及 Verilog HDL 介紹4CPLD 介紹4Verilog HDL 介紹6第二章2.12.22.3仿真. 92.4仿真流程.10第三章交通信號(hào)控制電路的功能及實(shí)現(xiàn)原理 .123.1交通信號(hào)控制電路的功能分析.123.2交通信號(hào)控制電路實(shí)現(xiàn)原理.12第四章交通控制電路的 Verilog HDL 的設(shè)計(jì)實(shí)現(xiàn).分頻模塊.154.1154.2控制模塊.154.3定時(shí)模塊.164.4計(jì)數(shù)模塊.174.5計(jì)數(shù)器控制模塊.174.6譯碼模塊.184.7緊急模塊.19第五章總結(jié)

2、與展望 .205.1開發(fā)難點(diǎn)與解決技巧.205.2系統(tǒng)說(shuō)明與總結(jié).205.3展望.21參考文獻(xiàn).22附錄.23致謝37基于 Verilog HDL 交通燈控制系統(tǒng)設(shè)計(jì)摘要城市道路交叉口是城市道路網(wǎng)絡(luò)的基本節(jié)點(diǎn),也是網(wǎng)絡(luò)交通流的瓶頸。交通燈是城市交通系統(tǒng)的重要組成部分，對(duì)于保證機(jī)動(dòng)車輛的安全行駛，維持城市道路的順暢起到了重要作用。而交通信號(hào)控制的目的是為城市道路交叉口( 或交通網(wǎng)絡(luò)) 提供安全可靠和有效的交通流, 通常最為常用的原則是車輛在交叉口的通過(guò)量最大或車輛在交叉口的延誤最小。主要介紹以目前應(yīng)用較為廣泛的 Verilog HDL 硬件描述語(yǔ)言，實(shí)現(xiàn)通燈系統(tǒng)的控制器的硬件電路描述。這種硬件電

3、路描述在 Altera 公司本對(duì)路的 EDAMAX+PLUS環(huán)境下通過(guò)了編譯、仿真、并到 CPLD 器件上進(jìn)行編程制作，實(shí)現(xiàn)了交通燈系統(tǒng)的控制過(guò)程。利用 CPLD 的可重復(fù)編程和在動(dòng)態(tài)系統(tǒng)重構(gòu)的特性， 大大地提高了數(shù)字系統(tǒng)設(shè)計(jì)的靈活性和通用性。： Verilog HDL； CPLD；交通燈控制器；仿真Traffic control system based on Verilog HDLAbstractUrban roadersections city road network is the basic nodes, also is thebottleneck of the network tr

4、affic flow. The traffic light is urban traffic supervisystem important constituent, to guarantee the safety of motor vehicle driving,maain the urban road smooth played an important role. And traffic signalcontrol is designed for urban roadersections (or traffic network) provide safeand reliable and

5、effective traffic flow, usually the principle is most commonlyused vehicles in crossing through the largest amount or vehicles atdelay the smallest.ersectionThis pr mainlyroduthe application at present are more widelyVerilog HDL hardware description language, realize theersection traffic lightsystem

6、 controller hardware circuit is described. The hardware circuit described in the EDA software platform Altera company environment MAX + PLUS passedcompiled, simulation, and download to CPLD device on production, realizing theprogramming the control pros of traffic light syst em. Use CPLD repeatedpro

7、gramming and the characteristics of the dynamic system reconstruction, isgrey raised digital system design flexibility and versatility. This design to thetraditional traffic lights were improved, instead of the pure wirrow indicator lights red olivine, increased the green countdown and left turn to

8、turn indicatorand other new function, make provide rationalization.Keywords: Verilog HDL， CPLD， Traffic Light Controller, Simulation第一章緒論1.1交通燈簡(jiǎn)介交通燈的雛形誕生于 19 世紀(jì)的英國(guó)，它最初只有紅綠兩種燈，由手動(dòng)切換紅綠顏色。而黃色信號(hào)燈的發(fā)明者是我國(guó)的，他懷著“ 科學(xué)救國(guó)” 的抱負(fù)到深造，在大發(fā)明家為董事長(zhǎng)的通用電器公司任職員。一天，他站在繁華的路口等待綠燈信號(hào)，當(dāng)他看到紅燈而正要過(guò)去時(shí)， 一輛轉(zhuǎn)彎的汽車呼地一聲擦身而過(guò)，嚇了他一身冷汗?；氐剿奚幔?/p>

9、反復(fù)琢磨， 終于想到在紅、綠燈中間再加上一個(gè)黃色信號(hào)燈，提醒人們注意。他的建議立即得到有關(guān)方面的肯定。于是紅、黃、綠三色信號(hào)燈即以一個(gè)完整的指揮信號(hào)，遍及全世界陸、海、空交通領(lǐng)域了。隨著各種交通工具的發(fā)展和交通指揮的需要，第一盞名副其實(shí)的三色燈(紅、黃、綠三種標(biāo)志)于 1918 年誕生。它是三色圓形四面投影器，被安裝在紐約市五號(hào)街的一座高塔上，由于它的誕生，使城市交通大為改善。并且規(guī)定：綠燈亮?xí)r，準(zhǔn)許車輛通行，黃燈亮?xí)r，已越過(guò)停止線的車輛可以繼續(xù)通行；紅燈亮?xí)r， 車輛通行。從最早牽皮帶到 20 世紀(jì) 50 年代的電氣控制，從采用計(jì)算機(jī)控制到現(xiàn)代化的電子定時(shí)，交通信號(hào)燈在科學(xué)化、自動(dòng)化上不斷地更

10、新、發(fā)展和完善。現(xiàn)在大多數(shù)的交通燈都由單片機(jī)控制，由紅黃綠三色燈組成，通過(guò)設(shè)置好南北向和東西向各色燈的亮滅順序和維持的時(shí)間來(lái)指揮交通。交通對(duì)國(guó)民經(jīng)濟(jì)的發(fā)展具有重要的作用，然而，大多數(shù)城市交通常常出現(xiàn)交通堵塞現(xiàn)象，車輛行駛中不僅車速受到限制，并且非機(jī)動(dòng)車輛和行人的干擾， 有時(shí)甚至頻繁遇到多個(gè)紅燈信號(hào)，難以實(shí)現(xiàn)高效、快捷地運(yùn)行。因此，協(xié)調(diào)性控制交通樞紐的信號(hào)，對(duì)提高城市道路的通行能力十分有效1。城市交通燈控制系統(tǒng)是用于城市交通數(shù)據(jù)監(jiān)測(cè)、交通信號(hào)燈與交通疏導(dǎo)的指揮系統(tǒng)中最重要的組成部分2。交通燈計(jì)算機(jī)綜合系統(tǒng)，它是現(xiàn)代城市的出現(xiàn)極大的改善了城市交通，保障了人民的交通安全。但是，隨著現(xiàn)在科技取得不斷的

11、進(jìn)步，人民生活質(zhì)量不斷提高，大量的車流量注入城市的交通，僅僅靠傳統(tǒng)的單片機(jī)交通控制燈已經(jīng)不太適應(yīng)了。并且傳統(tǒng)的交通燈也存在一些缺點(diǎn)和不足。比如，單片機(jī)控制的交通燈不夠穩(wěn)定，經(jīng)過(guò)長(zhǎng)期運(yùn)行容易出現(xiàn)故障，其次它升級(jí)擴(kuò)展時(shí)必須全部更換，這樣一來(lái)很大的造成了運(yùn)用上的不便和資源上的浪費(fèi)。傳統(tǒng)的交通燈一般只能實(shí)現(xiàn)定時(shí)的控制，而現(xiàn)在市區(qū)用的相對(duì)比較智能化的交通燈也只能根據(jù)前一天的車流量，來(lái)調(diào)節(jié)第二天紅綠燈的定時(shí)時(shí)間，無(wú)法做到實(shí)時(shí)變化。而智能交通燈系統(tǒng)是通過(guò)一條通信總線把控制各車道繼電器控制器和車輛探測(cè)器輸入多功能模塊連接起來(lái)，通過(guò)中心的管理計(jì)算機(jī)實(shí)現(xiàn)集中管理。管理計(jì)算機(jī)可對(duì)現(xiàn)場(chǎng)控制設(shè)備任意配置， 任意開啟某一

12、車道。般采用 EDA 技術(shù)實(shí)現(xiàn)。EDA 技術(shù)自動(dòng)化、智能現(xiàn)在的智能交通燈系化程度高, 功能比較完善, 界面非常友好, 并且技術(shù)相當(dāng)實(shí)用, 在信號(hào)燈的研發(fā)過(guò), 需要用到 EDA 技術(shù)中的Verilog HDL 硬件描述語(yǔ)言來(lái)編寫信號(hào)燈的控制仿真程序。而 Verilog HDL 是其中目前應(yīng)用最廣泛的一種3。是全方位的硬件描述語(yǔ)言, 幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能, 整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過(guò)程都可以用 Verilog HDL 硬件描述語(yǔ)言來(lái)完成。因此將EDA 技術(shù)運(yùn)用到信號(hào)控制交叉口的設(shè)計(jì)中。隨著 EDA 技術(shù)的發(fā)展，在今后的開發(fā)中， EDA 具有更好的開發(fā)電子產(chǎn)品和性價(jià)比， 擁有

13、廣泛的市場(chǎng)前景4 。交通燈控制器設(shè)計(jì)是數(shù)字電路中的經(jīng)典問題, 傳統(tǒng)的設(shè)計(jì)方法是基于中. 小規(guī)模集成電路進(jìn)行的, 采用的電路元件多, 接線復(fù)雜, 故障率高, 可靠性低, 修改電路的功能需要硬件電路的支持?？删幊踢壿嬈骷?PLD 的出現(xiàn),使得在實(shí)驗(yàn)速硬件描述語(yǔ)言 Verilong HDL 可以對(duì)數(shù)字室就可以制作集成電路。系統(tǒng)進(jìn)行抽象的行為與功能描述 ,在電子設(shè)計(jì)的各個(gè)階段、各個(gè)層次可以用計(jì)算機(jī)進(jìn)行, 編程簡(jiǎn)單, 程序修改容易, 不需要硬件電路的支持, 給設(shè)計(jì)者帶來(lái)了很大的方便。因此，隨著城市交通的快速發(fā)展，傳統(tǒng)上的交通燈已經(jīng)很少使用了，大多數(shù)的交通燈都開始使用新的技術(shù)來(lái)代替?zhèn)鹘y(tǒng)的交通燈了。1.2基

14、于 Verilog HDL 交通燈控制的優(yōu)點(diǎn)Verilog HDL 是工業(yè)和學(xué)術(shù)界的硬件設(shè)計(jì)者所使用的兩種主要的 HDL 之一，另一種是 VHDL。現(xiàn)在他們都已成為 IEEE 標(biāo)準(zhǔn)。兩者各有特點(diǎn)，但 VerilogHDL 擁有更悠久的歷史、更廣泛的設(shè)計(jì)群體,資源也遠(yuǎn)比 VHDL 豐富,且非常容易學(xué)習(xí)掌握。Verilog HDL 語(yǔ)言具有結(jié)構(gòu)清晰、文法簡(jiǎn)明、功能強(qiáng)大、高速模擬和多庫(kù)支持等優(yōu)點(diǎn)，被近 90%的半導(dǎo)體公司使用，成為一種強(qiáng)大的設(shè)計(jì)工具5?；赩erilog HDL 交通燈改善了傳統(tǒng)交通燈不夠穩(wěn)定和不利于升級(jí)的缺點(diǎn)。本文提出了以 Verilog HDL 語(yǔ)言為，設(shè)計(jì)了交通燈控制系統(tǒng)。其代

15、碼具有良好的可讀性和易理解通燈控制系統(tǒng)主要是實(shí)現(xiàn)城市交叉路口紅綠燈的控制。在現(xiàn)代化的大城市中， 交叉路口越來(lái)越多，在每個(gè)交叉路口都需要使用紅綠燈進(jìn)行交通指揮和管理，紅、黃、綠燈的轉(zhuǎn)換要有一個(gè)準(zhǔn)確的時(shí)間間隔和轉(zhuǎn)換順序，這就需要有一個(gè)安全、自動(dòng)的系統(tǒng)對(duì)紅、黃、綠燈的轉(zhuǎn)換進(jìn)行管理，本系統(tǒng)就是基于此目的而開發(fā)的。Verilog HDL 是一種全方位的硬件描述語(yǔ)言，實(shí)現(xiàn)對(duì)路通燈系統(tǒng)的控制器的硬件電路描述。這種硬件電路描述在Altera 公司的 EDA到 CPLD 器件上進(jìn)行編程制作， MAX+PLUS環(huán)境下通過(guò)了編譯、仿真、并實(shí)現(xiàn)了交通燈系統(tǒng)的控制過(guò)程6。利用 CPLD 的可重復(fù)編程和在動(dòng)態(tài)系統(tǒng)重構(gòu)的特

16、性，大大地提高了數(shù)字系統(tǒng)設(shè)計(jì)的靈活性和通用性。第二章CPLD 及 Verilog HDL 介紹2.1CPLD 介紹可編程邏輯器件 PLD（ programmable logic device）是 20 世紀(jì) 70 年代發(fā)展起來(lái)的一種劃時(shí)代的新型邏輯器件，經(jīng)歷了 PLA(programmable logic array)、 PAL(programmable array logic) 、 GAL(generic array logic) 、 CPLD(complex programmable logic device)/FPGA(field programmable gate array) 幾個(gè)發(fā)

17、展階段， 其中 Altera 推出的類似于 PAL 結(jié)構(gòu)的擴(kuò)展型 CPLD(Complex ProgrammableLogic Dvice) 是一種較 PLD 更為復(fù)雜的邏輯元件。用戶可以根據(jù)各自的需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)平電纜（ “在臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)系統(tǒng)”編程）將代碼傳送到目標(biāo)中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。CPLD 的生產(chǎn)廠家主要有 Altera、Xilinx 和 Lattice 這三個(gè)公司， 它們也是 CPLD 發(fā)展的典型代表。Xilinx 公司主要產(chǎn)品有 XC9500/4000 、Coolrunner(XPLA

18、3) 、Spartan 和Vertex 等系列，其最大的 Vertex Pro 器件已經(jīng)達(dá)到 800 萬(wàn)門。開發(fā)也由Foundation 系列發(fā)展到了現(xiàn)在 ISE6.x。ISE(egrated system configuration) 是Xilinx 提供的一套工具集，它集成的工具可以完成整個(gè) CPLD/FPGA 的開發(fā)過(guò)程，支持幾乎所有的 Xilinx 公司的 CPLD/FPGA 的主流器件7。Lattice 公司是 ISP(insystem programmability) 技術(shù)的發(fā)明者， ISP 技術(shù)極大地促進(jìn)了 PLD 產(chǎn)品的發(fā)展，它的主要產(chǎn)品有 ispLSI2000/5000/80

19、00,MACH4/5等。開發(fā)為 ISP Synario、ispLever3.x。近年來(lái)，可編程邏輯器件的發(fā)展主要趨于如下幾個(gè)方面： 力求功耗更低，可編程邏輯器件的將向著低于 5V 的方向前進(jìn)；ASCI 和 PLD 將把各自的優(yōu)點(diǎn)相互融合， 共同發(fā)展；集成度提高， 價(jià)格降低是可編程邏輯器件發(fā)展的必然趨勢(shì)；4.把 DSP、器、應(yīng)用接口等集成在 PLD 上以拓展其功能是可編程邏輯器件的現(xiàn)狀，可見在可編程邏輯器件上的可編程片上系統(tǒng)集成 SOPC（ Systemon a programmable chip）是它的另一個(gè)發(fā)展趨勢(shì)；為滿足更高的硬件需求，可編程邏輯器件將向高頻方向發(fā)展；高擴(kuò)展性的發(fā)展方向是

20、CPLD 改進(jìn)電路的必然需求。隨著 PLD 的發(fā)展， CPLD 必定能在 EDA上發(fā)揮越來(lái)越大的作用。CPLD 主要是由可編程邏輯宏單元(MC， Macro Cell)圍繞中心的可編程互連矩陣單元組成。其中 MC 結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于 CPLD 內(nèi)部采用固定長(zhǎng)度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全的缺點(diǎn)。CPLD 具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn)。它既繼承了 PLD 和通用門陣列可實(shí)現(xiàn)較大規(guī)模的電路和編程靈活的特點(diǎn)，與其相比又有過(guò)之而

21、無(wú)不及的優(yōu)點(diǎn)，比如它設(shè)計(jì)制造成本低、設(shè)計(jì)開發(fā)周期短、開發(fā)工具先進(jìn)、具有電可擦除、編程的功能。因此被廣泛應(yīng)用于門陣列，PLD 和中小規(guī)模通用邊緣掃描及數(shù)字集成電路的場(chǎng)合。隨著超大規(guī)模集成電路工藝的不斷提高 CPLD的規(guī)模也由最初的幾十門擴(kuò)大到現(xiàn)在的上百萬(wàn)門。而利用可編程邏輯器件設(shè)計(jì)交通信號(hào)控制電路時(shí)有如下優(yōu)點(diǎn)：(1)能力強(qiáng)。隨著工業(yè)的發(fā)展，電磁干擾日趨嚴(yán)重，而交通燈應(yīng)用的能力的 CPLD 來(lái)設(shè)計(jì)；特殊場(chǎng)合需要較高的穩(wěn)定， 故本文選用高穩(wěn)定性高。CPLD 通常的平均無(wú)故障時(shí)間都在 30 萬(wàn)小時(shí)以上； 可重復(fù)編程。設(shè)計(jì)更新時(shí)隨意更改和補(bǔ)充，不必再更換新器件，彌補(bǔ)了ASIC設(shè)計(jì)的交通燈的靈活度不高，難

22、以更新和擴(kuò)展的特點(diǎn)，既減輕了工作負(fù)擔(dān)，又節(jié)約了資源； (4)近年來(lái) CPLD 價(jià)格逐步下降，性能卻大幅度的提高，實(shí)際應(yīng)用性高。盡管 FPGA 和 CPLD 都是可編程 ASIC 器件,有很多共同特點(diǎn),但由于 CPLD 和 FPGA 結(jié)構(gòu)上的差異, 具有各自的特點(diǎn)：1.CPLD 更適合完成各種算法和組合邏輯,FPGA 更適合于完成時(shí)序邏輯。換句話說(shuō),FPGA 更適合于觸發(fā)器豐富的結(jié)構(gòu),而 CPLD 更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)；2.CPLD 的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可的, 而FPGA 的分段式布線結(jié)構(gòu)決定了其延遲的不可性；在編程上 FPGA 比 CPLD 具有更大的靈

23、活性。CPLD 通過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)編程,FPGA 主要通過(guò)改變內(nèi)部連線的布線來(lái)編程;FP GA 可在邏輯門下編程,而 CPLD 是在邏輯塊下編程； FPGA 的集成度比 CPLD 高,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)；CPLD 比 FPGA 使用起來(lái)更方便。 CPLD 的編程采用 E2PROM 或FASTFLASH 技術(shù),無(wú)需外部器,使用簡(jiǎn)單。而 FPGA 的編程信息需存放器上,使用方法復(fù)雜；在外部6.CPLD 的速度比 FPGA 快,并且具有較大的時(shí)間可性。這是由于 FPGA是門級(jí)編程,并且CLB 之間采用分布式互聯(lián),而CPLD 是邏輯塊級(jí)編程,并且其邏輯塊之間的互聯(lián)是集總式

24、的；7.在編程方式上,CPLD 主要是基于 E2PROM 或 FLASH器編程, 編程次數(shù)可達(dá) 1 萬(wàn)次,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。CPLD 又可分為在編程器上編程和在系統(tǒng)編程兩類。FPGA 大部分是基于 SRAM 編程,編程信息在系統(tǒng)斷電時(shí)丟失,每次上電時(shí),需從器件外部將編程數(shù)據(jù)重新寫入 SRAM 中。其優(yōu)點(diǎn)是可以編程任意次,可在工作中快速編程,從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置；8.CPLD性好,FPGA性差； 9.一般情況下,CPLD 的功耗要比 FPGA 大,且集成度越高越明顯。2.2Verilog HDL 介紹近 30 年來(lái)，由于微電子學(xué)和計(jì)算機(jī)科學(xué)的迅速發(fā)展，給 EDA(電子設(shè)

25、計(jì)自動(dòng)化) 行業(yè)帶來(lái)了巨大的變化。特別是進(jìn)入 20 世紀(jì) 90 年代后，電子系統(tǒng)已經(jīng)從電路板級(jí)系統(tǒng)集成發(fā)展成為包括 ASIC、FPGA 和嵌入系統(tǒng)的多種模式?？梢哉f(shuō) EDA 產(chǎn)業(yè)已經(jīng)成為電子信息類產(chǎn)品的支柱產(chǎn)業(yè)。EDA 之所以能蓬勃發(fā)展的關(guān)鍵之一就是采用了硬件描述語(yǔ)言(HDL) 描述電路系統(tǒng)。就 FPGA 和CPLD 開發(fā)而言，比較流行的 HDL 主要有 Verilog HDL、VHDL、ABEL-HDL和 AHDL 等。其中 VHDL 與 Verilog HDL 這兩種語(yǔ)言都是用于數(shù)字電子系統(tǒng)設(shè)計(jì)的硬件描述語(yǔ)言，而且都已經(jīng)是 IEEE 的標(biāo)準(zhǔn)。 VHDL 1987 年成為標(biāo)準(zhǔn)， 而 Veri

26、log 硬件描述語(yǔ)言（ Verilog HDL）于 1995 年被接納為 IEEE 標(biāo)準(zhǔn)，標(biāo)準(zhǔn)為 IEEE Std 1364-1995。它使各種設(shè)計(jì)工具（包括驗(yàn)證仿真、時(shí)序分析、測(cè)試分析以及綜合）能夠在多個(gè)抽象層次上以標(biāo)準(zhǔn)文本格式描述數(shù)字系統(tǒng)，簡(jiǎn)單、直觀并富有效率。由于其豐富的功能， Verilog HDL 已經(jīng)成為數(shù)字系統(tǒng)設(shè)計(jì)的首選語(yǔ)言。這兩者有其共同的特點(diǎn)： 1 . 能形式化地抽象表示電路的行為和結(jié)構(gòu)； 支持邏輯設(shè)計(jì)中層次與范圍地描述； 可借用高級(jí)語(yǔ)言地精巧結(jié)構(gòu)來(lái)簡(jiǎn)化電路行為和結(jié)構(gòu)；具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性； 4.5.6.7.路描述由到低層的綜合轉(zhuǎn)換； 硬件描述和實(shí)現(xiàn)工藝無(wú)

27、關(guān)； 便于文檔管理； 易于理解和設(shè)計(jì)重用。但是兩者也各有特點(diǎn)： Verilog HDL 推出已經(jīng)有 20 年了，擁有廣泛的設(shè)計(jì)群體，成資源也比 VHDL 豐富。 Verilog 更大的一個(gè)優(yōu)勢(shì)是：它非常容易掌握，只要有 C言的編程基礎(chǔ)，通過(guò)比較短的時(shí)間，經(jīng)過(guò)一些實(shí)際的操作，可以在 2 3月內(nèi)掌握這種設(shè)計(jì)技術(shù)。而 VHDL 設(shè)計(jì)相對(duì)要難一點(diǎn)，這個(gè)是因?yàn)?VHDL語(yǔ)個(gè)不是很直觀， 需要有 EDA 編程基礎(chǔ)，一般認(rèn)為至少要半年以上的專業(yè)培訓(xùn)才能掌握。目前版本的 Verilog HDL 和 VHDL 在行為級(jí)抽象建模的覆蓋面范圍方面有所不同。一般認(rèn)為 Verilog 在系統(tǒng)級(jí)抽象方面要比 VHDL 略

28、差一些，而在門級(jí)開關(guān)電路描述方面要強(qiáng)的多。近 10 年來(lái)， EDA言爭(zhēng)論不休，目前在 界一直在對(duì)數(shù)字邏輯設(shè)計(jì)中究竟用哪一種硬件描述語(yǔ)，次數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域中，應(yīng)用 Verilog 和VHDL 的比率是 80發(fā)展的比較好。和 20差不多；而在歐洲 VHDL；和和很多集成電路設(shè)計(jì)公司都采用 Verilog ，但 VHDL 也有一定的市場(chǎng)。Verilog HDL 是一種硬件描述語(yǔ)言， 可用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象層次的數(shù)字系統(tǒng)建模8。由于 Verilog HDL 既是機(jī)器可讀的語(yǔ)言也是人類可讀的語(yǔ)言，因此它支持硬件設(shè)計(jì)的開發(fā)、驗(yàn)證、綜合和測(cè)試；硬件數(shù)據(jù)之間的通信； 硬件的設(shè)計(jì)、和修改?，F(xiàn)在，

29、 Verilog HDL 已經(jīng)成為數(shù)字系統(tǒng)設(shè)計(jì)的首選語(yǔ)言， 并成為綜合、驗(yàn)證和布局布線技術(shù)的基礎(chǔ)。Verilog HDL 的基本結(jié)構(gòu)是：用 Verilog HDL 描述的電路設(shè)計(jì)就是該電路的 Verilog HDL 模型，也稱為模塊，是 Verilog 的基本描述。模塊描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)以及與其他模塊通信的外部接口，一般來(lái)說(shuō)一個(gè)文件就是一個(gè)模塊，但并不絕對(duì)如此。模塊是并行運(yùn)行的，通常需要一個(gè)模塊通過(guò)調(diào)用其他模塊的實(shí)例來(lái)定義一個(gè)封閉的系統(tǒng)，包括測(cè)試數(shù)據(jù)和硬件描述。一個(gè)模塊的基本架構(gòu)如下： module module_name (port_list)/各種變量、信號(hào)reg /寄存器wire/

30、線網(wǎng)parameter/參數(shù) input/輸入信號(hào) output/輸出信號(hào)inout/輸入輸出信號(hào)function/函數(shù)task/任務(wù)/程序代碼initial assignment always assignment module assignment gate assignment UDP assignmentcontinous assignment endmodule說(shuō)明部分用于定義不同的項(xiàng)，例如模塊描述中使用的寄存器和參數(shù)。語(yǔ)句用于定義設(shè)計(jì)的功能和結(jié)構(gòu)。說(shuō)明部分可以分散于模塊的任何地方，但是變量、寄存器、線網(wǎng)和參數(shù)等的說(shuō)明必須在使用前出現(xiàn)。一般的模塊結(jié)構(gòu)如下： module () end

31、module其中，用來(lái)指定數(shù)據(jù)對(duì)象為寄存器型、器型、線型以及過(guò)程塊?？梢允?initial 結(jié)構(gòu)、always 結(jié)構(gòu)、連續(xù)賦值或模塊實(shí)例9。Verilog 包含了豐富的內(nèi)建原語(yǔ)，包括邏輯門、用戶定義的原語(yǔ)、開關(guān)以及線邏輯。它還具有器件管腳間的時(shí)延和時(shí)序檢查功能。從本質(zhì)上講， Verilog所具有的混合抽象層次由兩種數(shù)據(jù)類型所提供，這兩種數(shù)據(jù)類型是線網(wǎng)（ net）和變量（ variable）。對(duì)于連續(xù)賦值， 變量和線網(wǎng)的表達(dá)式能夠連續(xù)地將值驅(qū)動(dòng)到線網(wǎng)，它提供了基本的結(jié)構(gòu)級(jí)建模方法。對(duì)于過(guò)程賦值，變量和網(wǎng)絡(luò)值的計(jì)算結(jié)果可以 于變量當(dāng)中，它提供了基本的行為級(jí)建模方法。 一個(gè)用 Verilog HDL

32、 描述的設(shè)計(jì)包含一組模塊，每一個(gè)模塊都包含一個(gè) I/O 接口和一個(gè)功能描述。模塊的功能描述可以是結(jié)構(gòu)級(jí)的、行為級(jí)的、也可以是結(jié)構(gòu)級(jí)和行為級(jí)的混合。這些模塊組成一個(gè)層次化結(jié)構(gòu)并使用線網(wǎng)進(jìn)行互連。Verilog 語(yǔ)言可以通過(guò)使用編程語(yǔ)言接口（ Programming Languageerface，PLI）和 Verilog 程序接口（ Verilog Proceduralerface,VPI）進(jìn)行擴(kuò)展。PLI/VPI包含在 Verilog HDL 描述內(nèi)部的是一些例程的集合，它使得外部函數(shù)能夠信息，推動(dòng)了與仿真之間的動(dòng)態(tài)交互。PLI/VPI 的應(yīng)用包括將 Verilog HDL 仿真器與其它仿真和

33、 CAD 系統(tǒng)、用戶定制的調(diào)試任務(wù)、時(shí)延計(jì)算以及標(biāo)注器相連接。2.3仿真本設(shè)計(jì)利用的是 Max+plus仿真進(jìn)行仿真， Max+plus是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。Max+plus 界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA。在 Max+plus上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程10。Max+plus開發(fā)系統(tǒng)的特點(diǎn)：1、開放的界面Max+plus支持與 Cadence，Exemplar

34、logic，Ment Viewlogic 和其它公司所提供的 EDA 工具接口。2、與結(jié)構(gòu)無(wú)關(guān)raphics，Synplicty，Max+plus系統(tǒng)的Compr 支持 Altera 公司的 FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000 和 Classic 可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無(wú)關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。3、完全集成化Max+plus的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在這樣可以加快動(dòng)態(tài)調(diào)試、縮短開發(fā)周期。的開發(fā)環(huán)境下， 4、豐富的設(shè)計(jì)庫(kù)Max+plus提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括 74 系列的全部器件和多種特殊

35、的邏輯功能（ Macro-Function ）以及新型的參數(shù)化的兆功能（ Mage-Function）。5、模塊化工具設(shè)計(jì)可以從各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化。6、硬件描述語(yǔ)言（ HDL）Max+plus支持各種 HDL 設(shè)計(jì)輸入選項(xiàng)，包括 VHDL、Verilog HDL和 Altera 自己的硬件描述語(yǔ)言 AHDL。7、Opencore 特征Max+plus宏函數(shù)。具有開放核的特點(diǎn)，允許設(shè)計(jì)添加自己認(rèn)為有價(jià)值的2.4仿真流程用 VHDL/VerilogHD 語(yǔ)言開發(fā) PLD/FPGA 的完整流程為： 1.文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用的 HDL

36、編輯環(huán)境。通常 VHDL 文件保存為.vhd 文件， Verilog 文件保存為.v 文件。2.功能仿真：將文件調(diào)入 HDL 仿真進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過(guò)這一步，只在布線完成以后，進(jìn)行時(shí)序仿真）。3.邏輯綜合： 將源文件調(diào)入邏輯綜合表達(dá)式和信號(hào)的連接關(guān)系。邏輯綜合進(jìn)行綜合，即把語(yǔ)言綜最簡(jiǎn)的會(huì)生成.edf（ edif）的 EDA 工業(yè)標(biāo)準(zhǔn)文件。4.布局布線：將.edf 文件調(diào)入 PLD 廠家提供的好的邏輯安放到 PLD/FPGA 內(nèi)。中進(jìn)行布線，即把設(shè)計(jì)5.時(shí)序仿真： 需要利用在布局布線中獲得的精確參數(shù)，用仿真路的時(shí)序（ 也叫后仿真）。驗(yàn)證電6.編程：

37、確認(rèn)仿真無(wú)誤后， 將文件到中。第三章交通信號(hào)控制電路的功能及實(shí)現(xiàn)原理3.1交通信號(hào)控制電路的功能分析本文所設(shè)計(jì)的交通控制電路主要實(shí)現(xiàn)直行綠燈倒計(jì)時(shí)、通行方向指示（ 左轉(zhuǎn)、直行和右轉(zhuǎn)）、左轉(zhuǎn)彎待轉(zhuǎn)指示和緊急狀態(tài)這四種功能。具體通行情況如下：（ 1）南北的右轉(zhuǎn)和直行綠燈亮，左轉(zhuǎn)待轉(zhuǎn)指示燈亮，東西的指示燈全部為紅燈，持續(xù) 20s；（ 2） 20s 后，南北并持續(xù) 3s；的左轉(zhuǎn)待轉(zhuǎn)指示燈滅，右轉(zhuǎn)和直行綠燈切換為黃燈（ 3） 3s 后，南北20s；（ 4） 20s 后， 南北（ 5） 3s 后，南北的左轉(zhuǎn)指示燈亮， 右轉(zhuǎn)和直行指示燈為紅燈，持續(xù)的左轉(zhuǎn)綠燈切換為黃燈并持續(xù) 3s；的指示燈全為紅燈， 東西的

38、右轉(zhuǎn)和直行綠燈亮， 左轉(zhuǎn)待轉(zhuǎn)指示燈亮，持續(xù) 20s；（ 6） 20s 后，東西并持續(xù) 3s；（ 7） 3s 后， 東西20s；（ 8） 20s 后， 東西的左轉(zhuǎn)待轉(zhuǎn)指示燈滅，右轉(zhuǎn)和直行綠燈切換為黃燈的左轉(zhuǎn)指示燈亮， 右轉(zhuǎn)和直行指示燈為紅燈，持續(xù)的左轉(zhuǎn)綠燈切換為黃燈并持續(xù) 3s；） 以上 8 種狀態(tài)循環(huán)往復(fù)，指揮交通。）遇到公務(wù)車出行時(shí)的緊急狀態(tài)，各方向全部紅燈亮，讓路給公務(wù)車。3.2交通信號(hào)控制電路實(shí)現(xiàn)原理本文設(shè)計(jì)的交通信號(hào)控制控制電路實(shí)現(xiàn)原理是： 把由 20M 的有振HOSONIC419 產(chǎn)生的復(fù)雜可編程邏輯器件 CPLD 的系統(tǒng)時(shí)鐘輸入到分頻模塊， 經(jīng)分頻模塊分頻產(chǎn)生頻率為 1Hz 的時(shí)鐘

39、脈沖，作為控制定時(shí)模塊、控制模塊、緊急模塊、計(jì)數(shù)模塊的時(shí)鐘信號(hào)，然后再由定時(shí)模塊來(lái)控制緊急模塊和控制模塊，按照交通管理規(guī)則控制各色箭頭工作狀態(tài)的切換和各箭頭的持續(xù)時(shí)間，然后把各箭頭的狀態(tài)送到發(fā)光二極管來(lái)顯示。最后，由系統(tǒng)時(shí)鐘和計(jì)數(shù)模塊以及控制模塊來(lái)共同控制計(jì)數(shù)器控制模塊，計(jì)數(shù)器的時(shí)鐘為 1Hz，再把計(jì)數(shù)器控制模塊送出的 BCD 碼送給譯計(jì)時(shí)。譯碼后，送給數(shù)碼管顯示各方向直行綠燈的倒本設(shè)計(jì)在 EPM7128S上完成設(shè)計(jì)， EPM7128S 是以 CPLD(ComplexProgrammable Logic Device)MAX7128S 為。ALTERA 的 EPM7128S 系列 CPLD 是

40、基于第二代多陣列矩陣（ MAX） 結(jié)構(gòu)體系地高性能 EEPROM 結(jié)構(gòu)的 CPLD。完全符合 IEEE 1149.1 JTAG 邊界掃描標(biāo)準(zhǔn)，具有 5V ISP 的功能； 邏輯密度為 2500 個(gè)可用編程門電路，128 個(gè)宏單元；可編程 I/O 口，TTL 邏輯電平為 5V 或 3V；引腳到引腳的邏輯延時(shí)為 5.0ns，計(jì)數(shù)器工作頻率可達(dá)到151.5MHz(EPM7128SLC-6)；有集電極開路選擇，可編程宏單元觸發(fā)器，具有專有的清除（ clear）、時(shí)鐘（ clock）、輸出使能（ OE）控制；與不源電壓的系統(tǒng)接口， VCCIO 引腳用于輸出緩沖器接到 5V 電源時(shí)，輸出電平與 5V 電源

41、兼容， VCCIO 引腳用于輸出緩沖器接到 3.3V 電源時(shí)，輸出電平與 3.3V 電源兼容，VCC用于內(nèi)部電路和輸入緩沖器；器件具有一個(gè)可編程的程序加密位，全面保護(hù)你的設(shè)計(jì)， 防止程序被讀出和。的特點(diǎn)有以下幾點(diǎn)：以第二代多陣列矩陣（ MAX ） 結(jié)構(gòu)為基礎(chǔ)， 是一種高性能 CMOSEEPROM 器件；通過(guò) JTAG（ JoText Action Group 聯(lián)合測(cè)試組）接口可實(shí)現(xiàn)編程（ ISP），本實(shí)驗(yàn)板提供 JTAG 接口；邏輯密度為 2500 個(gè)可用編程門電路， 128 個(gè)宏單元； 68 條可編程 I/O 口， TTL 邏輯電平為 5V 或 3V；引腳到引腳的邏輯延時(shí)為 5.0ns， 計(jì)

42、數(shù)器工作頻率可達(dá)到 151.5MHz；有集電極開路選擇，可編程宏單元觸發(fā)器， 具有專有的清除（ clear）、時(shí)鐘（ clock）、輸出使能（ OE）控制； 與不源電壓的系統(tǒng)接口，VCCIO 引腳用于輸出緩沖器接到 5V 電源時(shí)，輸出電平與 5V 電源兼容，VCCIO 引腳用于輸出緩沖器接到 3.3V 電源時(shí)，輸出電平與 3.3V 電源兼容，VCC用于內(nèi)部電路和輸入緩沖器； 包括一個(gè)可編程的程序加密位，全面保護(hù)專利設(shè)計(jì)，防止程序被讀出。和以下為交通信號(hào)控制電路實(shí)現(xiàn)原理如圖 3.2 所示：圖 3.2交通信號(hào)控制電路實(shí)現(xiàn)原理圖第四章交通控制電路的 Verilog HDL 的設(shè)計(jì)實(shí)現(xiàn)本文所設(shè)計(jì)的交通

43、信號(hào)控制電路通過(guò) Verilog HDL 來(lái)實(shí)現(xiàn)，遵照電路所實(shí)現(xiàn)的功能，確立本課題分為分頻模塊、控制模塊、定時(shí)模塊、計(jì)數(shù)模塊、計(jì)數(shù)器控制模塊、譯碼模塊和緊急模塊七大部分。4.1分頻模塊分頻模塊的作用是將 CPLD 的頻率轉(zhuǎn)換為所需的時(shí)鐘頻率。本文設(shè)計(jì)所選的 CPLD 為 EPM7128S，它的頻率為 20MHz，而交通信號(hào)控制電路所要求的頻率為 1Hz。因此，只有把 EPM7128S 進(jìn)行 20000000 分頻才能得到所需頻率。分頻模塊的編程代碼見附錄。變量定義說(shuō)明如下：clk： CPLD 系統(tǒng)時(shí)鐘； CP： 分頻后的時(shí)鐘。4.2控制模塊控制模塊是交通信號(hào)控制電路中最重要的部分，它按照交通管

44、理規(guī)則控制信號(hào)燈工作狀態(tài)的轉(zhuǎn)換來(lái)指揮交通。本文設(shè)計(jì)的交通信號(hào)控制電路把南北向或東西向相同轉(zhuǎn)向的指示燈使用同一控制端，即節(jié)約了資源，又提高了程序運(yùn)行速度?？刂颇K采用 MOOR 型狀態(tài)機(jī)設(shè)計(jì)方法設(shè)計(jì)，其編程代碼見附錄。變量定義說(shuō)明如下：NSlturnsta， WElturnsta：分別為南北向和東西向的轉(zhuǎn)指示燈； NSR1,NSY1,NSG1,NSR2,NSY2,NSG2,NSR3,NSY3,NSG3 ：分別為南北向左轉(zhuǎn)紅黃綠箭頭，直行紅黃綠箭頭和右轉(zhuǎn)紅黃綠箭頭； WER1,WEY1,WEG1,WER2,WEY2,WEG2,WER3,WEY3,WEG3 ：分別為東西向左轉(zhuǎn)紅黃綠箭頭，直行紅黃綠箭

45、頭和右轉(zhuǎn)紅黃綠箭頭； CP： 分頻后的時(shí)鐘； s:各個(gè)燈的狀態(tài)； 控制模塊模擬仿真后得到的波形如圖 4.1 所示。從圖中可知，當(dāng)南北向左彎待轉(zhuǎn)指示燈亮(NSlturnsta)的時(shí)候，南北向直行綠色指示燈(NSG2)和右轉(zhuǎn)綠色指示燈(NSG3) 亮，左轉(zhuǎn)顯示紅燈(NSR1)。當(dāng)南北向直行黃色指示燈(NSY2) 和右轉(zhuǎn)黃色指示燈亮(NSY3)的時(shí)候，南北向轉(zhuǎn)指示燈(NSlturnsta)滅，左轉(zhuǎn)顯示紅燈(NSR1)。當(dāng)左轉(zhuǎn)綠色指示燈亮（或者閃爍）(NSG1)或黃色指示燈(NSY1) 亮的時(shí)候， 直行(NSR2) 和右轉(zhuǎn)(NSR3) 顯示紅燈，黃燈過(guò)后，南北向全紅燈。切換為東西向顯示， 各燈切換順序

46、同南北向。故該模塊符合設(shè)計(jì)要求，設(shè)計(jì)合理。圖 4.1 控制模塊仿真波形圖4.3定時(shí)模塊定時(shí)模塊是交通信號(hào)控制電路中不可或缺的部分，它決定了各信號(hào)燈持續(xù)亮滅的時(shí)間。因此定時(shí)模塊設(shè)計(jì)的合理性直接影響著交通信號(hào)控制電路的優(yōu)劣。定時(shí)模塊的編程代碼見附錄。變量定義說(shuō)明如下：CP： 分頻后的時(shí)鐘； s：各個(gè)燈的狀態(tài)。定時(shí)模塊模擬仿真后得到的波形圖如圖 4.2。由圖可知，當(dāng)狀態(tài) 0（ s=0）持續(xù) 17 秒（ j=16）后切換為狀態(tài) 1（ s=1），狀態(tài) 1 持續(xù) 3 秒（ j=19）后切換為狀態(tài) 3（ s=3）。故該模塊符合設(shè)計(jì)要求，設(shè)計(jì)合理。圖 4.2定時(shí)模塊仿真波形圖4.4計(jì)數(shù)模塊本設(shè)計(jì)的計(jì)數(shù)模塊的作

47、用是計(jì)算直行綠燈的持續(xù)時(shí)間 20 秒，顯示直行綠燈的倒計(jì)時(shí)。計(jì)數(shù)模塊的編程代碼如下： 變量定義如下： CP:分頻后的時(shí)鐘； dataout:直行綠燈倒計(jì)時(shí)。計(jì)數(shù)模塊模擬仿真后的波形圖如圖 4.3。從圖中可看出，計(jì)數(shù)時(shí)間間隔為 1秒，數(shù)字從 19 倒計(jì)數(shù)至 0。故符合設(shè)計(jì)要求，設(shè)計(jì)合理。圖 4.3計(jì)數(shù)模塊仿真波形4.5計(jì)數(shù)器控制模塊計(jì)數(shù)器控制模塊也就是動(dòng)態(tài)掃描模塊，它的作用是把計(jì)數(shù)模塊的數(shù)字送給譯碼模塊。計(jì)數(shù)器控制模塊的編程代碼見附錄。變量定義說(shuō)明如下：NSlturnsta,WElturnsta：分別為南北向和東西向NS1,NS2,WE1,WE2： 置位指示信號(hào)；轉(zhuǎn)指示燈； Datain：從計(jì)數(shù)

48、器傳送來(lái)的數(shù)據(jù)； Dataled：置位后輸出給譯Clk： CPLD 系統(tǒng)時(shí)鐘。的數(shù)據(jù)； 計(jì)數(shù)器控制模塊模擬仿真后的波形如圖 4.4。由圖可知，當(dāng)南北向轉(zhuǎn)指示燈（ NSlturnsta）亮、東西向轉(zhuǎn)指示燈（ WElturnsta）滅，狀態(tài)（ s）為 1 的時(shí)候，把計(jì)數(shù)器的個(gè)位數(shù)送給南北向數(shù)碼顯示管的個(gè)位，南北向個(gè)位置位指示燈（ NS1）亮； 當(dāng)狀態(tài)為 2 的時(shí)候把計(jì)數(shù)器的十位數(shù)送給南北向數(shù)碼顯示管的十位，南北向個(gè)位置位指示燈（ NS2）亮。當(dāng)東西向轉(zhuǎn)指示燈（ WElturnsta ）亮、 南北向轉(zhuǎn)指示燈（ NSlturnsta） 滅，狀態(tài)（ s）為 3 的時(shí)候， 把計(jì)數(shù)器的個(gè)位數(shù)送給東西向數(shù)碼顯

49、示管的個(gè)位，東西向個(gè)位置位指示燈（ WE1）亮；當(dāng)狀態(tài)為 4 的時(shí)候把計(jì)數(shù)器的十位數(shù)送給東西向數(shù)碼顯示管的十位，東西向十位置位指示燈（ WE2）亮。圖 4.4 計(jì)數(shù)器控制模塊仿真波形圖4.6譯碼模塊譯碼模塊的作用是把計(jì)數(shù)器控制模塊傳送過(guò)來(lái)的 BCD 碼轉(zhuǎn)換成 7 段字型代碼，并送給數(shù)碼顯示管顯示。譯碼模塊的編程代碼見附錄。變量定義說(shuō)明如下：a,b,c,d,e,f,g： 7 段數(shù)碼管的各段指示燈； dp： 數(shù)碼管上的小數(shù)點(diǎn)； data： 從計(jì)數(shù)器控制模塊傳送來(lái)的數(shù)據(jù)。譯碼模塊的模擬仿真波形如圖 4.5。由圖可知，符合設(shè)計(jì)要求，設(shè)計(jì)合理。圖 4.5 譯碼模塊仿真波形圖4.7緊急模塊緊急模塊的作用是

50、為、消防車、救護(hù)車、運(yùn)鈔車及裝載物品的貨車等特殊類型的車輛提供實(shí)時(shí)優(yōu)先通行權(quán)，它的實(shí)現(xiàn)原理是使得系統(tǒng)時(shí)鐘顯示低電平狀態(tài)，讓各方向都顯示全紅燈狀態(tài)。緊急模塊的編程代碼如下：變量定義說(shuō)明如下：jinji:緊急狀態(tài)輸入端；clk:系統(tǒng)時(shí)鐘； clk1:緊急狀態(tài)模塊時(shí)鐘。緊急模塊的模擬仿真波形如圖 4.6。如圖可知，當(dāng)緊急狀態(tài)按鈕(jinji)按下的時(shí)候，時(shí)鐘(clk1)顯示為低電平，否則時(shí)鐘為 CPLD 的時(shí)鐘(clk)。故符合設(shè)計(jì)要求，設(shè)計(jì)合理。圖 4.6緊急模塊仿真波形圖第五章總結(jié)與展望5.1開發(fā)難點(diǎn)與解決技巧本設(shè)計(jì)在開發(fā)過(guò)遇到了眾多問題和，現(xiàn)在把一些主要的開發(fā)難點(diǎn)和解決技巧羅列如下： 問題一、

51、由于輸出口太多，不僅浪費(fèi)了資源，而且影響了程序的執(zhí)行速度。解決技巧：把兩個(gè)相對(duì)方向的相同轉(zhuǎn)向的同顏色指示燈接同一輸出口，每一時(shí)刻直行和右轉(zhuǎn)方向的狀態(tài)相同。既加快了程序運(yùn)行速度，又節(jié)約了資源。問題二、該系統(tǒng)對(duì)直行綠燈的持續(xù)時(shí)間進(jìn)行了倒計(jì)時(shí)，所以在南北向和東西向七段數(shù)碼顯示管的切換上難以把握。解決技巧：在設(shè)計(jì)過(guò)，本文使用了動(dòng)態(tài)掃描來(lái)實(shí)現(xiàn)。具體實(shí)現(xiàn)方法為： 把計(jì)數(shù)器輸出的數(shù)據(jù)傳送給計(jì)數(shù)器控制器，然后把輸出的數(shù)據(jù)送給譯，最后在不同時(shí)刻把數(shù)據(jù)的個(gè)位和十位分別南北向的個(gè)位和十位或東西向的個(gè)位和十位?？傊?，在開發(fā)設(shè)計(jì)的過(guò)存在有種種問題和難點(diǎn)。但是，經(jīng)過(guò)查閱資料和指導(dǎo)老師的指導(dǎo)下，以及同學(xué)的幫助下， 解決了很

52、多和難題。5.2系統(tǒng)說(shuō)明與總結(jié)本系統(tǒng)主要應(yīng)用于交通繁忙、路況繁忙的路口，系統(tǒng)設(shè)置為南北向直行和右轉(zhuǎn)綠燈持續(xù) 20 秒后，切換為黃燈亮 3 秒， 然后再切換為紅燈，同時(shí)左轉(zhuǎn)綠燈亮， 持續(xù) 20 秒。最后左轉(zhuǎn)黃燈亮 3 秒， 切換為紅燈，同時(shí)東西向各指示燈以相同的順序和時(shí)間間隔執(zhí)行（注：各的轉(zhuǎn)指示燈跟直行燈同滅）。交通部門亦可根據(jù)各路段各時(shí)間點(diǎn)的路況信息隨時(shí)調(diào)整系統(tǒng)各指示燈的持續(xù)狀態(tài)。該系統(tǒng)配備一個(gè)緊急狀態(tài)，上面有緊急按鈕， 、救護(hù)車等公務(wù)車出行的時(shí)候，可以通過(guò)此按鈕讓各方向都指示為紅燈，以便讓公務(wù)車優(yōu)先行駛。緊急情況出現(xiàn)太過(guò)頻繁或持續(xù)時(shí)間過(guò)長(zhǎng)，將嚴(yán)重影響交通或造成堵塞，所以必須控制該數(shù)量，并加以

53、嚴(yán)格保管。最終實(shí)現(xiàn)城市交通安全，暢通無(wú)阻的交通環(huán)境，以提高人民生活安全保障。5.3展望隨著生活水平的日益提高，以車帶步的需求會(huì)越來(lái)越高，因此汽車數(shù)量也會(huì)越來(lái)越多，這將直接導(dǎo)致交通狀況越來(lái)越糟。所以不管時(shí)代如何發(fā)展，交通信號(hào)控制電路系統(tǒng)是永遠(yuǎn)不會(huì)被淘汰的，而且隨著時(shí)代的進(jìn)步，對(duì)此的要求越來(lái)越高，設(shè)計(jì)越來(lái)越復(fù)雜。在以后的設(shè)計(jì)中，不妨加入傳感器，擴(kuò)展新的功能， 可以根據(jù)上下班或節(jié)假日的車流量調(diào)整各方向各色指示燈的亮滅順序和持續(xù)時(shí)間， 使之更加智能化，使得交通更加規(guī)范有序。參考文獻(xiàn). 一種智能交通信號(hào)控制機(jī)的設(shè)計(jì)與實(shí)現(xiàn) J. 計(jì)算 機(jī)應(yīng) 用研 1 史 忠科, 陳小 鋒,究,2004,08:145.23

54、45.交通燈控制系統(tǒng)電路設(shè)計(jì)J.重慶.一種基于 EDA 的智能交通燈設(shè)計(jì)J.學(xué)院學(xué)報(bào),2005,02:1.工業(yè)學(xué)院學(xué)報(bào),2009,01:1.基于 VHDL 狀態(tài)機(jī)設(shè)計(jì)的智能交通控制燈J.國(guó)外電子元器件,2007,02:39.基于 Verilog HDL 設(shè)計(jì)的交通燈控制系統(tǒng)J.現(xiàn)代電子技術(shù),2005, 08:2.6 郭長(zhǎng)輝, 王思明. 基于 Verilog HDL 語(yǔ)言的帶左轉(zhuǎn)復(fù)雜交通燈設(shè)計(jì)J. 微型電腦應(yīng)用,2006,04:1.7徐志軍,徐光輝.CPLD/FPGA 的開發(fā)與應(yīng)用M.： 電子工業(yè)： 電子工業(yè),2002.17.,2002.146.8910,.數(shù)字系統(tǒng)設(shè)計(jì)與 Verilong HD

55、LM.Verilong HDL 實(shí)用M.： 電子科技大學(xué),1999.18. 基于 FPGA/CPLD 和 VHDL 語(yǔ)言的交通燈控制系統(tǒng)設(shè)計(jì)J. 開發(fā)與設(shè)計(jì)技術(shù),2007,06:1618.附錄EPM7128S參考：4.1分頻模塊的編程代碼程序如下：module fenpin(CP,clk); outpP;reg CP;reg24:0i;inplk;always(beginedge clk)if(i=19999999)begini=0; CP=1;end elsebegin/實(shí)現(xiàn) 20000000 分頻i=i+1; CP=0;endendendmodule4.2 控制模塊編程代碼程序如下：mod

56、ulecontrol(NSlturnsta,NSR1,NSY1,NSG1,NSR2,NSY2,NSG2,NSR3,NSY3,NSG3, WElturnsta,WER,WEY1,WEG1,WER2,WEY2,WEG2,WER3,WEY3,WEG3,s,CP);outputNSlturnsta,NSR1,NSY1,NSG1,NSR2,NSY2,NSG2,NSR3,NSY3,NSG3,WElturnsta,WER1,WEY1,WEG1, WER2,WEY2,WEG2,WER3,WEY3,WEG3;output3:0s;inpregP;NSlturnsta,NSR1,NSY1,NSG1,NSR2,NS

57、Y2,NSG2,NSR3,NSY3,NSG3,WElturnsta,WER1,WEY1,WEG1,WER2,WEY2,WEG2,WER3,WEY3,WEG3;reg3:0s;always(beginedge CP)if(s=11) s=0;elses=s+1;endalways(s) begincase(s)4b0000:全紅燈/南北向直行和右轉(zhuǎn)綠燈以及轉(zhuǎn)指示燈亮，東西向beginNSlturnsta=1; WElturnsta=0;NSR1=1;NSY1=0;NSG1=0; NSR2=0;NSY2=0;NSG2=1; NSR3=0;NSY3=0;NSG3=1; WER1=1;WEY1=0;W

58、EG1=0; WER2=1;WEY2=0;WEG2=0; WER3=1;WEY3=0;WEG3=0;end4b0001:begin/南北向直行和右轉(zhuǎn)綠燈閃爍NSlturnsta=1; WElturnsta=0;NSR1=1;NSY1=0;NSG1=0; NSR2=0;NSY2=0;NSG2=CP; NSR3=0;NSY3=0;NSG3=CP; WER1=1;WEY1=0;WEG1=0; WER2=1;WEY2=0;WEG2=0; WER3=1;WEY3=0;WEG3=0;end4b0010:begin/南北向直行和右轉(zhuǎn)黃燈亮以及轉(zhuǎn)指示燈滅NSlturnsta=0;WElturnsta=0; N

59、SR1=1;NSY1=0;NSG1=0; NSR2=0;NSY2=1;NSG2=0; NSR3=0;NSY3=1;NSG3=0; WER1=1;WEY1=0;WEG1=0; WER2=1;WEY2=0;WEG2=0; WER3=1;WEY3=0;WEG3=0;end4b0011:begin/南北向直行和右轉(zhuǎn)紅燈亮， 左轉(zhuǎn)綠燈亮NSlturnsta=0; WElturnsta=0;NSR1=0;NSY1=0;NSG1=1; NSR2=1;NSY2=0;NSG2=0; NSR3=1;NSY3=0;NSG3=0; WER1=1;WEY1=0;WEG1=0; WER2=1;WEY2=0;WEG2=0;

60、 WER3=1;WEY3=0;WEG3=0;end4b0100:begin/南北向左轉(zhuǎn)綠燈閃爍NSlturnsta=0; WElturnsta=0;NSR1=0;NSY1=0;NSG1=CP; NSR2=1;NSY2=0;NSG2=0; NSR3=1;NSY3=0;NSG3=0; WER1=1;WEY1=0;WEG1=0; WER2=1;WEY2=0;WEG2=0;WER3=1;WEY3=0;WEG3=0;end4b0101:begin/南北向左轉(zhuǎn)黃燈亮NSlturnsta=0; WElturnsta=0;NSR1=0;NSY1=1;NSG1=0; NSR2=1;NSY2=0;NSG2=0;