集成電路原理：組合電路系列

1、組合電路系列靜態(tài)有比動(dòng)態(tài)傳輸管邏輯努力復(fù)習(xí)一個(gè)門(mén)的邏輯努力定義為這個(gè)門(mén)的輸入電容與一個(gè)能提供與這個(gè)門(mén)相同輸出電流的反相器的輸入電容之比組合電路系列的分類(lèi)靜態(tài)CMOS復(fù)合門(mén)輸入順序不對(duì)稱(chēng)門(mén)偏斜門(mén)（Skewed gate）有比電路偽nMOS共輸出CMOS串聯(lián)電壓開(kāi)關(guān)邏輯（CVSL）動(dòng)態(tài)電路有足和無(wú)足動(dòng)態(tài)電路多米諾邏輯（鏈）復(fù)合門(mén)的比較F=AB+CD10020H=100/20=5G=(4/3)(4/3)=16/9P=2+2=4F=GBH=80/9N=2NF1/N+P=2(80/9)1/2+4=22.98+4 = 9.96 ()H=100/20=5G=(6/3) 1=2P=12/3+1=5F=GBH=

2、10N=2NF1/N+P=2(10)1/2+4=23.16+5 = 11.32 ()單級(jí)f=2.98=(Cout/Cin)gAND2單級(jí)f=3.16=(Cout/Cin)gINV單級(jí)f=2.98=(Cout/Cin)gAND2單級(jí)f=3.16=(Cout/Cin)gINVCin=100 (4/3)/2.98=44 Cin=100 1/3.16=31 邏輯努力的輸入端相關(guān)性輸入順序的影響A先B后，7RCB先A后，6RC將晚到達(dá)的信號(hào)放在內(nèi)層不對(duì)稱(chēng)門(mén)讓重要的輸入端口時(shí)延最小完全對(duì)稱(chēng)門(mén)讓輸入端口完全對(duì)等偏斜門(mén)讓重要的跳變發(fā)生的更快P/N 比最小延時(shí)邏輯門(mén)注意由有比電路有比電路有比電路的上下拉網(wǎng)絡(luò)的比

3、值影響輸出（低）電平偽nMOS靜態(tài)特性在CMOS工藝中實(shí)現(xiàn)pMOS管的柵接地（導(dǎo)通）P越寬驅(qū)動(dòng)能力強(qiáng)（好）上升延時(shí)?。ê茫￢OL大（壞）VTC斜率小（壞）靜態(tài)電流大（壞）速度和噪聲容限的折中最優(yōu)P/N=1/4(這是驅(qū)動(dòng)強(qiáng)度)1/3 1/6 一般）柵極接地VOL難以接近0靜態(tài)直流變大傳輸特性陡峭程度偽nMOS動(dòng)態(tài)特性特點(diǎn)上升的邏輯努力大，寄生延時(shí)大下降的邏輯努力小，寄生延時(shí)小平均邏輯努力比單位反相器小注意PMOS任何時(shí)候?qū)ǎú⒋蠖鄶?shù)時(shí)候處于飽和電流狀態(tài)）PMOS在下拉時(shí)提供競(jìng)爭(zhēng)電流使用電流計(jì)算將更方便（體現(xiàn)競(jìng)爭(zhēng)電流）反相器兩輸入與非門(mén)兩輸入與非門(mén)兩輸入與非門(mén)P/N=1/4計(jì)算偽nMOS的邏輯努

4、力A2/3Y4/3PMOS, W=2/3 I=(1/3)I0寬度為2的PMOS的驅(qū)動(dòng)能力和寬度為1的NMOS相當(dāng)為I0NMOS, W=4/3 I=(4/3)I0上升：NMOS關(guān)閉，驅(qū)動(dòng)Y上升的電流為IP=(1/3)I0要達(dá)到為I0的驅(qū)動(dòng)能力（和單位反相器相同）整個(gè)偽nMOS需要放大三倍此時(shí)輸入電容為(4/3) 3 = 4C，為單位反相器3的4/3倍所以gu=4C/3C = 4/3寄生擴(kuò)散電容為(2/3)C+(4/3)C=2CRC C/I 2C/(1/3I0)=6C/I0,是單位反相器3C/I0的2倍p=2下降：NMOS導(dǎo)通，驅(qū)動(dòng)Y上升的PMOS電流為IP=(1/3)I0 驅(qū)動(dòng)Y下降的NMOS電

5、流為IN=(4/3) I0競(jìng)爭(zhēng)所達(dá)到的總下降驅(qū)動(dòng)電流為IN-IP=I0此時(shí)輸入電容為(4/3) C ，為單位反相器3的4/9倍所以gd=(4/3)C/3C= 4/9寄生擴(kuò)散電容為(2/3)C+(4/3)C=2CRC C/I 2C/(3I0)=2/3(C/I0),是單位反相器3C/I0的2/3倍p=2/32/3Y4/3反相器(1/3)I0(1/3)I0(4/3)I0gavg=8/9pavg=12/9計(jì)算偽nMOS的邏輯努力PMOS, W=2/3 I=(1/3)I0寬度為2的PMOS的驅(qū)動(dòng)能力和寬度為1的NMOS相當(dāng)為I0單個(gè)NMOS, W=8/3 I=(8/3)I0串聯(lián)NMOS，Ipulldow

6、n=(8/3)I0/2=(4/3)I0上升：NMOS關(guān)閉，驅(qū)動(dòng)Y上升的電流為IP=(1/3)I0要達(dá)到為I0的驅(qū)動(dòng)能力（和單位反相器相同）整個(gè)偽nMOS需要放大三倍此時(shí)輸入電容為(8/3) 3 = 8C，為單位反相器3的8/3倍所以gu=8C/3C = 8/3寄生擴(kuò)散電容為(2/3)C+(8/3)C=(10/3)CRC C/I (10/3)C/(1/3I0)=(30/3)C/I0,是單位反相器3C/I0的(30/9)倍 p=30/9=10/3下降：NMOS導(dǎo)通，驅(qū)動(dòng)Y上升的PMOS電流為IP=(1/3)I0 驅(qū)動(dòng)Y下降的NMOS電流為IN=(4/3) I0競(jìng)爭(zhēng)所達(dá)到的總下降驅(qū)動(dòng)電流為IN-IP

7、=I0此時(shí)輸入電容為(8/3) C ，為單位反相器3的8/9倍所以gu=(8/3)C/3C= 8/92/3反相器ABY8/38/3由于下降時(shí)寄生電容不變，驅(qū)動(dòng)能力強(qiáng)3倍，所以下降延時(shí)為上升的1/3 pd=10/9下降邏輯努力為上升的1/3 gd=8/9gavg=16/9pavg=20/9練習(xí)：計(jì)算偽nMOS兩輸入與非門(mén)的邏輯努力2/3AY4/34/3B偽nMOS門(mén)在構(gòu)造或非門(mén)時(shí)有優(yōu)勢(shì)快速的寬或非門(mén)及相關(guān)結(jié)構(gòu)（ROM,PLA)非常有用（在功耗允許的情況下）共輸出CMOS亦被稱(chēng)為對(duì)稱(chēng)或非門(mén)（Symmetric NOR）能比一個(gè)倆輸入的為nMOS或非門(mén)有更高的性能和更低的功耗（面積、結(jié)構(gòu)？）2/34

8、/32/34/3Y0112/3Y4/32/34/32/34/3Y002/34/32/34/3Y11A=0, B=1，和一個(gè)偽nMOS相同A=1, B=1兩個(gè)PMOS管截止，無(wú)靜態(tài)電流A=0, B=0兩個(gè)PMOS管同時(shí)上拉，驅(qū)動(dòng)能力強(qiáng)串聯(lián)電壓開(kāi)關(guān)（CVSL）利用有比電路的優(yōu)點(diǎn)，但希望沒(méi)有靜態(tài)功耗YY10011110Vdd111VddVdd0柵上高電平PMOS管截止柵上低電平PMOS管導(dǎo)通但源漏無(wú)壓差所以也沒(méi)有電流下拉網(wǎng)絡(luò)須有兩個(gè)，并且輸出互補(bǔ)（）CVSL的雙輸入與非門(mén)兩個(gè)下拉網(wǎng)絡(luò)互補(bǔ)輸入互補(bǔ)拓?fù)浣Y(jié)構(gòu)互補(bǔ)（串并互補(bǔ)）特點(diǎn)：所有的邏輯由nMOS實(shí)現(xiàn)，減少了輸入電容反饋?zhàn)饔脮?huì)關(guān)斷pMOS管，穩(wěn)態(tài)的邏輯

9、電平正確沒(méi)有靜態(tài)電流拉高時(shí)的驅(qū)動(dòng)能力仍由pMOS尺寸決定同時(shí)要求有向低電平和高電平的跳變，增加了延時(shí)翻轉(zhuǎn)期間仍然具有競(jìng)爭(zhēng)電流CVSL的4輸入異或門(mén)動(dòng)態(tài)電路動(dòng)態(tài)電路與偽nMOS一樣，希望輸入只接nMOS期望減少靜態(tài)電流避免競(jìng)爭(zhēng)帶來(lái)的nMOS尺寸增大靜態(tài)CMOS偽nMOS動(dòng)態(tài)反相器無(wú)足動(dòng)態(tài)電路的工作原理時(shí)鐘為低時(shí)，PMOS導(dǎo)通，Y為高，預(yù)充但此時(shí)A若為高，則會(huì)有競(jìng)爭(zhēng)（通過(guò)有足解決）時(shí)鐘為高時(shí)，PMOS截止若A輸入為高，則Y被下拉（并且無(wú)競(jìng)爭(zhēng)電流）若A輸入為低，則Y被保持邏輯上仍然完成反相器的功能但，要求輸入單調(diào)性（通過(guò)多米諾解決）有足動(dòng)態(tài)反相器及網(wǎng)絡(luò)時(shí)鐘為低的預(yù)充電期間，下拉網(wǎng)絡(luò)截止，無(wú)競(jìng)爭(zhēng)電流動(dòng)

10、態(tài)門(mén)電路實(shí)例預(yù)充管可以很慢（并非關(guān)鍵時(shí)間，尺寸小，驅(qū)動(dòng)弱），減少電容負(fù)載和寄生電容有足邏輯努力稍大， 但有足動(dòng)態(tài)電路跳變時(shí)不存在競(jìng)爭(zhēng)實(shí)現(xiàn)或非門(mén)時(shí)邏輯努力不取決于輸入的數(shù)目！動(dòng)態(tài)門(mén)的單調(diào)性限制在求值期間若輸入A向下跳變，無(wú)法提供上拉電流，故無(wú)法及時(shí)正確完成邏輯輸出永遠(yuǎn)只在求值的時(shí)候發(fā)生單調(diào)下降+浮空單調(diào)性限制令級(jí)聯(lián)變得困難輸出只在求值期間出現(xiàn)單調(diào)下降輸入?yún)s要求單調(diào)上升來(lái)完成邏輯級(jí)聯(lián)的情況造成邏輯不正確！動(dòng)態(tài)門(mén)的輸出不能夠作為下一級(jí)動(dòng)態(tài)門(mén)的輸入加入反相器形成多米諾邏輯前級(jí)求值期間發(fā)生單調(diào)下降則反相器另其輸出變成單調(diào)上升可供后級(jí)邏輯在求值階段使用單個(gè)時(shí)鐘可完成所有邏輯高偏斜門(mén)一提高上升輸出性能預(yù)充電同時(shí)發(fā)生求值串聯(lián)發(fā)生多米諾輸出為非反向的復(fù)合多米諾邏輯雙軌多米諾邏輯完全邏輯系列同時(shí)提供反相和非反相的邏輯函數(shù)互補(bǔ)的輸出可用于檢測(cè)計(jì)算是否完成面積、功耗較大，連線(xiàn)較復(fù)雜需要互補(bǔ)晶體管失去動(dòng)態(tài)寬或非們的高效率傳輸管電路傳輸管電路輸出有可能降級(jí)即- 發(fā)生閾值損失傳輸門(mén)電路同時(shí)需要輸入及其反相信號(hào)（雙軌邏輯特性）估算，差的時(shí)候是其好的時(shí)候的2倍2RRNMOS強(qiáng)0PMOS強(qiáng)1通常PMOSNMOS等尺寸傳輸門(mén)用于