集成電路版圖第6章：寄生參數(shù)課件(PPT 46頁)

1、 集成電路版圖設(shè)計IC layout design第1頁，共46頁。第六章 寄生參數(shù)寄生電容 寄生電阻 寄生電感器件的寄生參數(shù) 2第2頁，共46頁。三種主要的寄生參數(shù)： 寄生電容 寄生電阻 寄生電感parameter scaling： conductances and capacitances scale linearly with width （”widening a wire leads to less than a proportional increase in capacitance, but a proportional reduce in resistance, so the R

2、C delay product improves.” “P219,CMOS VLSI”） resistances scale inversely with width interconnects introduce extra resistance, capacitance, and delay, degrade of large device performance! 寄生電容3第3頁，共46頁。導(dǎo)線之間（同層/不同層）、導(dǎo)線與襯底之間都存在平面電容；上層導(dǎo)線到下層導(dǎo)線、下層導(dǎo)線到襯底之間存在邊緣電容。寄生電容Capacitance is everywhere. 4第4頁，共46頁。由于尺寸

3、很小，因此這些寄生參數(shù)的值也很小。 對于對電容不敏感的電路，不必?fù)?dān)心； 不管是CMOS還是雙極型，只要涉及高頻，寄生會成為問題。忽略寄生參數(shù)會毀掉你的芯片。 導(dǎo)線盡可能短減少寄生電容的方法： 采用電容最低的金屬層 繞過電路走線寄生電容5第5頁，共46頁。減少寄生電容的方法 - 選擇金屬層起主要作用的電容通常是導(dǎo)線與襯底間的電容。如下圖，寄生參數(shù)可以把電路1的噪聲通過襯底耦合到電路2，所以要設(shè)法使所有的噪聲都遠(yuǎn)離襯底。寄生電容6第6頁，共46頁。減少寄生電容的方法 - 選擇金屬層可以通過改變金屬層來獲得較小的至襯底的電容，通常最高金屬層所形成的電容總是最小的。另外值得注意的是并不是所有工藝的最高

4、層金屬與襯底產(chǎn)生的寄生電容都最小,它還與金屬層的寬度等其它因素有關(guān)。有些工藝中或許是 M2對地的電容要比 M4的對地電容大，所以我們不能只憑直覺來判斷，一定要通過具體的計算來確認(rèn)。寄生電容MetalM1M2M3M4Min. Width0.80.82.46.5Cap/Unit Area (fF/um2)532.51.5Cap 10um wire40246697.57第7頁，共46頁。減少寄生電容的方法 - 選擇金屬層Modern processes have six or more metal layers.The lower layers are thin and optimized for

5、a tight routing pitch. Middle layers are often slightly thicker for lower resistance and better current-handling capability. Upper layers may be even thicker to provide a low-resistance power grid and fast global interconnect.寄生電容LayerPurposeMetal 1Interconnect within cellsMetal 2/3Interconnect betw

6、een cells within unitsMetal 4/5Interconnect between units, critical signalsMetal 6I/O pads, clock, power, ground8第8頁，共46頁。減少寄生電容的方法 - 選擇金屬層widening a wire leads to less than a proportional increase in capacitance, but a proportional reduce in resistance, so the RC delay product improves.Widening wir

7、es also increase the fraction of capacitance of the top and bottom plates, which somewhat reduces coupling noise from adjacent wires.Increasing spacing between wires reduces capacitance to the adjacent wires and leaves resistance unchanged. This improve the RC delay to some extent and significantly

8、reduces coupling noise. 寄生電容9第9頁，共46頁。減少寄生電容的方法 繞過電路走線在某些電路的上面布金屬線,這是在數(shù)字自動布局布線中經(jīng)常會遇到的情況。 各層金屬相互交疊,所以在反相器、觸發(fā)器等都存在寄生電容。如果不加以干預(yù)的話, 只是由布線器來操作, 那么就有可能毀了你的芯片。在模擬電路版圖設(shè)計中,我們經(jīng)常會人為的將敏感信號隔離開來, 盡量避免在敏感電路上面走線,而只是將金屬線走在電路之間,這樣寄生的參數(shù)就小一些且相對容易控制。在數(shù)字版圖中，90%的導(dǎo)線一起布置，不必關(guān)心它們的功能；而在模擬版圖中，對于某些功能可以不在乎寄生電容，而另一些必須注意。寄生電容10第10頁

9、，共46頁。減少寄生電容的方法 繞過電路走線寄生電容11第11頁，共46頁。通過電流密度可以選擇導(dǎo)線寬度，電流大小影響單元間的布線方案。翻開工藝手冊，我們經(jīng)常能看到每層金屬線能夠承載的電流。通過這個參數(shù)我們可以計算所需要的金屬層寬度。例如，有一根信號線需要承載 1毫安的電流，而工藝手冊注明每微米可以走 0.5毫安的電流，那么這根金屬層的寬度至少要2微米。寄生電阻12第12頁，共46頁。IR壓降：假設(shè)導(dǎo)線的方塊電阻Rsqu是0.05, 則 R = Rsqu*L/W = 0.05*（2mm/2um） = 50 V = IR = 50*1mA = 50 mV 所以計算得知電壓為50毫伏。 它對于一個

10、電壓非常敏感的電路來講就會有很大的影響。如果這條導(dǎo)線的壓降不能超過10毫伏, 顯然這個設(shè)計就是失敗的。所以這就意味著我們必須增加導(dǎo)線寬度才能滿足這一要求。寄生電阻13第13頁，共46頁。為了降低寄生電阻，就需要確保使用最厚的金屬層。正如我們了解的，一般情況下，最厚的金屬線具有最低的方塊電阻。如果遇到相同的金屬層厚度，也可以將這幾條金屬重疊形成并聯(lián)結(jié)構(gòu)，大大降低了電阻。因此, 并聯(lián)布線是降低大電流路徑電阻的有效方法, 而且還能節(jié)省一定的面積。寄生電阻14第14頁，共46頁。當(dāng)電路是在一個真正的高頻的情況下工作時，導(dǎo)線也開始存在了電感效應(yīng)。 解決寄生電感的方法就是試著去模擬它，把它當(dāng)成電路中的一部

11、分。首先需要盡早的完成布局，好讓電路設(shè)計者較早的看到導(dǎo)線究竟能有多長，然后估計出可能引起的電感。版圖設(shè)計過程中尤其注意不要因為電感耦合而影響其它部分。能否利用寄生參數(shù)？從整體來說，不可以利用寄生參數(shù)得到好處。 因為寄生參數(shù)可以正負(fù)相差50%，無法很好地控制。 然而，可以利用寄生參數(shù)得到一點小外快。如把電源線和地線互相層疊起來就可以得到免費的電源去耦電容。寄生電感15第15頁，共46頁。CMOS晶體管MOS器件本身存在兩種電容：柵電容和擴(kuò)散電容。 柵電容： 平行板電容： Cgb = Cunit/area x A 源漏交疊電容： Cgs、 Cgd 總的柵電容： Cg = Cgb + Cgs + C

12、gd 器件的寄生參數(shù)overlapcapacitanceintrinsic capacitance(a parallel plate capacitor)Cgs(fringing)Cgd(fringing)16第16頁，共46頁。CMOS晶體管 - 柵電容： Cgb is necessary to attract charge to invert the channel, so high gate capacitance is required to obtain high Ids. Cgb = Cox * WL = Cpermicron * W Cpermicron = Cox*L = （s

13、/tox） * （Cpermicron has a value of about 1.52fF/um of gate width）器件的寄生參數(shù)parametercutofflinearsaturationCgbC0= Cox*WL 00Cgs0C0/22C0/3Cgd0C0/20Cg= Cgb+ Cgs+ CgdC0C02C0/317第17頁，共46頁。CMOS晶體管 - 柵電容：邊緣交疊電容 The gate also has fringing fields terminating on the source and drain, this leads to addition overla

14、p capacitance, called “Cgs(fringing) /Cgd(fringing) ”. Cgs(fringing) = Cgsfr * W Cgd(fringing) = Cgdfr * WComparing to a long channel nMOS transistor, we can find that Cgd does not go to 0 in saturation of a shorter channel transistor, because the fringing overlap component Cgd(fringing) is signific

15、ant. The fringing overlap capacitance becomes relatively more important for shorter channel transistors because it is a large fraction of the total.器件的寄生參數(shù)18第18頁，共46頁。CMOS晶體管MOS器件本身存在兩種電容：柵電容和擴(kuò)散電容。 擴(kuò)散電容：擴(kuò)散電容主要是由源、漏擴(kuò)散區(qū)與襯底或阱之間形成的PN結(jié)電容。由兩部分組成：擴(kuò)散區(qū)底面結(jié)電容和邊緣電容。 Cdb = Cjbs*（ab） + Cjbssw *（2a+2b） 其中， Cjbs：每平

16、方um的結(jié)電容 Cjbssw: 每um的邊緣電容 a、b：擴(kuò)散區(qū)的寬度和長度器件的寄生參數(shù)19第19頁，共46頁。CMOS晶體管 - 擴(kuò)散電容：Because the depletion region thickness depends on the reverse bias, these parasitics are nonlinear, The area junction capacitance term is: Cjbs = Cj(1+Vsb/0) -MjMj:junction grading coefficient, 0.330.5 （梯度因子）Cj:the junction capa

17、citance at 0 bias0:built-in potential, equals to (kT/q)ln(NAND/ni2) （PN結(jié)內(nèi)建勢壘）ni:intrinsic carrier concentration （發(fā)射系數(shù)） and the sidewall capacitance term is of a similar form: Cjbssw = Cjsw(1+Vsb/0) -Mjsw器件的寄生參數(shù)20第20頁，共46頁。CMOS晶體管 - 擴(kuò)散電容：Cdb and Csb are not fundamental to operation of the devices, bu

18、t do impact circuit performance and hence are called parasitic capacitors, also called diffusion capacitors. The size of the two junctions depends on the area and perimeter of the diffusion, the doping levels, the depth of the diffusion, and the voltage. As diffusion has both high capacitance and hi

19、gh resistance, it is generally made as small as possible in the layout.For the purpose of hand estimation, you can observe that the diffusion capacitance Cdb、 Csb of source and drain regions is comparable to the gate capacitance Cg, e.g., Cg = Cdb = Csb = 1.52fF/um of gate width.器件的寄生參數(shù)21第21頁，共46頁。C

20、MOS晶體管對于處于N阱中的PMOS晶體管，當(dāng)源或漏上的電壓發(fā)生變化時，阱電容會使這一變化變慢。當(dāng)有一個電壓加到柵上時, 柵電容會使它變慢。多晶硅柵的串聯(lián)電阻與柵電容一起形成了一個 RC時間常數(shù), 它使器件進(jìn)一步變慢。幾乎器件的每一個部分都有某種電容以某種方式使器件的操作變慢。器件的寄生參數(shù)SDGonoffonoffinput signal of Ginput signal of AA22第22頁，共46頁。CMOS晶體管減少 CMOS器件寄生參數(shù)的技術(shù)就是減少柵的串聯(lián)電阻。任何其它在內(nèi)的寄生參數(shù)是沒有辦法改變的。如果我們降低了多晶硅柵的串聯(lián)電阻, 就降低了 RC時間常數(shù), 從而改善了器件的速

21、度。我們可以通過把多晶硅柵分成多個“指狀“結(jié)構(gòu), 然后用導(dǎo)線將它們并聯(lián)起來以降低電阻。器件的寄生參數(shù)SDGIIIIIIIVbig size MOSsplit into four partssimple mode23第23頁，共46頁。CMOS晶體管 use of multiple fingers器件的寄生參數(shù)24第24頁，共46頁。CMOS閂鎖效應(yīng)及其預(yù)防在 CMOS 電路中 PMOS 和 NMOS 經(jīng)常作互補晶體管使用，它們相距很近，可以形成寄生可控硅結(jié)構(gòu)，一旦滿足觸發(fā)條件，將使電路進(jìn)入低壓大電流的狀態(tài)，這就是閂鎖效應(yīng)。 造成電路功能的混亂，使電路損壞。產(chǎn)生閂鎖效應(yīng)的條件1 環(huán)路電流增益大于

22、 1，即npn*pnp = 1 ；2 兩個BJT發(fā)射結(jié)均處于正偏； 3 電源提供的最大電流大于PNPN器件導(dǎo)通所需維持電流IH。 器件的寄生參數(shù)25第25頁，共46頁。N阱CMOS工藝中的典型PNPN可控硅結(jié)構(gòu)及其等效電路 器件的寄生參數(shù) - CMOS閂鎖效應(yīng)及其預(yù)防 22126第26頁，共46頁。潛在的發(fā)射極(結(jié))： 綠色標(biāo)出區(qū)域是潛在的發(fā)射極(結(jié))，當(dāng)這些MOSFET作為I/O器件時，由于信號的大于VDD的overshoot，可能使PMOS的源/襯結(jié)、漏/襯結(jié)和溝道中感應(yīng)的縱向PN結(jié)(這些都是縱向寄生PNP BJT的發(fā)射結(jié))正偏而發(fā)射空穴到N阱中，接著在N阱和襯底的PN 結(jié)內(nèi)建電場的驅(qū)動下

23、，漂移進(jìn)入P襯底，最終可能被橫向寄生 NPN BJT吸收而形成強耦合進(jìn)入latch狀態(tài)；同理，由于信號的小于GND的undershoot，可能使NMOS的源/襯結(jié)、漏/襯結(jié)和溝道中感應(yīng)的縱向PN結(jié)(這些都是橫向寄生 NPN BJT 的發(fā)射結(jié))正偏而發(fā)射電子到P襯底中， 接著在N阱和襯底的PN結(jié)內(nèi)建電場的驅(qū)動下，漂移進(jìn)入N阱，最終可能被縱向寄生PNP BJT吸收而形成強耦合進(jìn)入latch狀態(tài)。 另外還有兩種情形可能向襯底或N阱注入少數(shù)載流子，一，熱載流子效應(yīng)；二，ESD 保護(hù)，前者可采用加大溝道長度的方法解決，后者可采用在版圖中追加少數(shù)載流子保護(hù)環(huán)的方法來解決。 器件的寄生參數(shù) - CMOS閂鎖

24、效應(yīng)及其預(yù)防27第27頁，共46頁。預(yù)防措施 - 一、工藝技術(shù)預(yù)防措施為了有效地降低npn和pnp，提高抗自鎖的能力，要注意擴(kuò)散濃度的控制。對于橫向寄生PNP管，保護(hù)環(huán)是其基區(qū)的一部分，施以重?fù)诫s可降低其pnp ；對于縱向寄生NPN管，工藝上降低其npn有效的辦法是采用深阱擴(kuò)散，來增加基區(qū)寬度。為了降低Rn，可采用倒轉(zhuǎn)阱結(jié)構(gòu)，即阱的縱向雜質(zhì)分布與一般擴(kuò)散法相反，高濃度區(qū)在阱底；為了降低Rp，可采用N+_si上外延N-作為襯底，實驗證明用此襯底制作的CMOS電路具有很高的抗自鎖能力。如果采用下圖所示的外延埋層CMOS電路(EBL CMOS IC)，由于襯底材料濃度很高，使寄生PNP管的橫向電阻R

25、s下降；又因為阱下加入P+埋層，使阱的橫向電阻Rw和npn大大下降，從而大大提高電路的抗自鎖能力。器件的寄生參數(shù) - CMOS閂鎖效應(yīng)及其預(yù)防28第28頁，共46頁。預(yù)防措施 - 一、工藝技術(shù)預(yù)防措施器件的寄生參數(shù) - CMOS閂鎖效應(yīng)及其預(yù)防外延埋層CMOS反相器剖面圖29第29頁，共46頁。預(yù)防措施 - 二、版圖布局設(shè)計預(yù)防措施 1吸收載流子，進(jìn)行電流分流，避免寄生雙極晶體管的發(fā)射結(jié) 被正偏。 1.1 “少數(shù)載流子保護(hù)環(huán)”： 即偽收集極，收集發(fā)射極注入襯底的少數(shù)載流子。形式有： a.位于P襯底上圍繞NMOS的被接到VDD的N+環(huán)形擴(kuò)散區(qū)； b.或位于P襯底上圍繞NMOS的被接到VDD的環(huán)形

26、N阱。器件的寄生參數(shù) - CMOS閂鎖效應(yīng)及其預(yù)防采用偽收集極的反相器剖面圖30第30頁，共46頁。器件的寄生參數(shù) - CMOS閂鎖效應(yīng)及其預(yù)防31第31頁，共46頁。預(yù)防措施 - 二、版圖布局設(shè)計預(yù)防措施 1吸收載流子，進(jìn)行電流分流，避免寄生雙極晶體管的發(fā)射結(jié)被正偏。 1.2 “襯底接觸環(huán)”： 形式： 若采用普通 CMOS 工藝，它是位于芯片或某個模塊四周的被接到地電平的 P+環(huán)形擴(kuò)散區(qū)； 若采用外延 COMS 工藝，除了以上說明的以外，還包括晶圓背面被接到地電平的 P+擴(kuò)散區(qū)。 作用： 收集 P 襯底中的空穴，進(jìn)行電流分流，減小 P襯底中潛在的橫向寄生 NPN BJT 發(fā)射結(jié)被正偏的幾率。

27、 器件的寄生參數(shù) - CMOS閂鎖效應(yīng)及其預(yù)防32第32頁，共46頁。預(yù)防措施 - 二、版圖布局設(shè)計預(yù)防措施 2減小局部 P襯底（或N阱襯底）的電阻Rn和Rp，使Rn和 Rp上的電壓降減小，避免寄生雙極晶體管的發(fā)射結(jié)被正偏。 2.1 “多數(shù)載流子保護(hù)環(huán)”： 形式： 位于P襯底上圍繞NMOS最外圍被接到地的P+環(huán)形擴(kuò)散區(qū)； 位于N阱中圍繞PMOS最外圍的被接到VDD的N+環(huán)形擴(kuò)散區(qū)。 【注：為節(jié)省面積，多數(shù)載流子保護(hù)環(huán)常合并到襯底偏置環(huán)】 作用： P襯底上圍繞NMOS最外圍的P+多數(shù)載流子保護(hù)環(huán)用來吸收 外來的（比如來自 N 阱內(nèi)的潛在發(fā)射結(jié)）空穴； N 阱中圍繞PMOS 最外圍的N+多數(shù)載流子

28、保護(hù)環(huán)用來吸收 外來的（比如來自N阱外的潛在發(fā)射結(jié)）電子。器件的寄生參數(shù) - CMOS閂鎖效應(yīng)及其預(yù)防33第33頁，共46頁。預(yù)防措施 - 二、版圖布局設(shè)計預(yù)防措施 2減小局部 P襯底（或N阱襯底）的電阻Rn和Rp，使Rn和 Rp上的電壓降減小，避免寄生雙極晶體管的發(fā)射結(jié)被正偏。 2.1 “多數(shù)載流子保護(hù)環(huán)”： 器件的寄生參數(shù) - CMOS閂鎖效應(yīng)及其預(yù)防采用保護(hù)環(huán)的反相器剖面圖34第34頁，共46頁。預(yù)防措施 - 二、版圖布局設(shè)計預(yù)防措施 2減小局部 P襯底（或N阱襯底）的電阻Rn和Rp，使Rn和 Rp上的電壓降減小，避免寄生雙極晶體管的發(fā)射結(jié)被正偏。 2.2 “多條阱接觸”： 形式： 一般

29、用 N 阱內(nèi)多數(shù)載流子保護(hù)環(huán)代替，而為了節(jié)省面積，多 數(shù)載流子保護(hù)環(huán)又常常合并到襯底偏置環(huán)，所以多條阱接觸 實際上常常由襯底偏置環(huán)來代替。 作用： 減小N阱內(nèi)不同位置之間的電壓降，減小N阱內(nèi)潛在的縱向寄 生PNP BJT發(fā)射結(jié)被正偏的幾率。 2.3 增加與電源線和地線的接觸孔，加寬電源線和地線，以 減小電壓降。器件的寄生參數(shù) - CMOS閂鎖效應(yīng)及其預(yù)防35第35頁，共46頁。預(yù)防措施 - 二、版圖布局設(shè)計預(yù)防措施 3提高 PNPN 可控硅結(jié)構(gòu)的維持電流。 “緊鄰源極接觸”： 形式： （假定 MOSFET 源襯相連） 用金屬層把 NMOS 的源極和緊鄰的 P 襯底偏置環(huán)相連； 用金屬層把 PM

30、OS 的源極和緊鄰的 N 阱襯底偏置環(huán)相連。 作用： 提高 PNPN 可控硅結(jié)構(gòu)的維持電流和維持電壓，減小 PNPN可控硅結(jié)構(gòu)被觸發(fā)的幾率。器件的寄生參數(shù) - CMOS閂鎖效應(yīng)及其預(yù)防36第36頁，共46頁。預(yù)防措施 - 二、版圖布局設(shè)計預(yù)防措施 4減小橫向寄生雙極管的電流增益。 增大 NMOSFET 的源、漏極與含有縱向寄生 PNP BJT的 N阱之間的距離，加大橫向寄生 NPN BJT 的基區(qū)寬度，從而 減小npn。該措施的缺點是要增大版圖面積。 5任何潛在發(fā)射極（結(jié)）的邊緣都需要追加少數(shù)載流子保護(hù) 環(huán)，以提前吸收注入襯底的少數(shù)載流子。 比如：ESD保護(hù)二極管和I/O器件的周圍都需要布局少數(shù)載流子保護(hù)環(huán)。 在某些場合，為避免電磁干擾（尤其是變化磁場的干擾）， 這些保護(hù)環(huán)需要留有必要的開口，不可閉合。 為了節(jié)省面積，這些保護(hù)環(huán)不一定要閉合，只要達(dá)到有效吸 收相關(guān)載流子的目的即可。 6根據(jù)實際需要，這些措施可以有選擇地使用。 器件的寄生參數(shù) - CMOS閂鎖效應(yīng)及其預(yù)防37第37頁，共46頁。N阱CMOS工藝閂鎖效應(yīng)版圖布局設(shè)計預(yù)防措施俯視示意圖38第38頁，共46頁。39第39頁，共46頁。pn結(jié)收集電子/空穴的能力（如BJT的集電極）：與pn結(jié)接觸所形成的耗盡區(qū)電場分布有關(guān)。內(nèi)建電勢 Vbi = （kT/q）ln(NAND/ni2