電子系統(tǒng)設(shè)計(jì)

1、電子系統(tǒng)設(shè)計(jì)(Design of Electronic System)2005-2-241內(nèi)容前言課程信息課程內(nèi)容數(shù)字系統(tǒng)設(shè)計(jì)概述硬件描述語言介紹2課程信息教師：紀(jì)金松 中國(guó)科學(xué)技術(shù)大學(xué)計(jì)算機(jī)系 體系結(jié)構(gòu)實(shí)驗(yàn)室 課程時(shí)間：授課: 40 學(xué)時(shí)上機(jī): 20 學(xué)時(shí)課程地點(diǎn)：授課: 南區(qū)B402上機(jī): 西區(qū)電三樓518?3課程信息教材VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)(修訂版)西安電子科技大學(xué)出版社 候伯亨 顧新 編著課程主頁：成績(jī)：上課（10）作業(yè)（10）上機(jī)（30）考試（50）4內(nèi)容前言課程信息課程內(nèi)容數(shù)字系統(tǒng)設(shè)計(jì)概述硬件描述語言介紹5課程內(nèi)容數(shù)字系統(tǒng)設(shè)計(jì)概述硬件描述語言介紹VHDL語言介紹數(shù)

2、字系統(tǒng)設(shè)計(jì)舉例6課程內(nèi)容VHDL語言介紹基本結(jié)構(gòu)數(shù)據(jù)類型描述方式描述語句邏輯設(shè)計(jì)仿真與測(cè)試邏輯綜合7內(nèi)容前言課程信息課程內(nèi)容數(shù)字系統(tǒng)設(shè)計(jì)概述硬件描述語言介紹8電子系統(tǒng)若干相互聯(lián)接、相互作用的基本電路組成的具有特定功能的電路整體 可以完成一個(gè)特定功能的完整的電子裝置9電子系統(tǒng)組成框圖模擬系統(tǒng)數(shù)字系統(tǒng)10數(shù)字系統(tǒng)是對(duì)數(shù)字信息進(jìn)行存儲(chǔ)、傳輸、處理的電子系統(tǒng)一般由若干數(shù)字電路和邏輯功能部件組成，并由一個(gè)控制部件統(tǒng)一指揮。邏輯部件擔(dān)負(fù)系統(tǒng)的局部任務(wù)，完成子系統(tǒng)的功能。11數(shù)字系統(tǒng) vs 模擬系統(tǒng)穩(wěn)定性精確性可靠性模塊化12基本數(shù)字系統(tǒng)結(jié)構(gòu)13設(shè)計(jì)對(duì)比舉例簡(jiǎn)單的例子課本的例子14簡(jiǎn)單例子設(shè)計(jì)如下邏輯電路:

3、15傳統(tǒng)的設(shè)計(jì)1、選擇邏輯器件74LS04,74LS08,74LS322、查詢器件手冊(cè)引腳位置和芯片使用方法等3、繪制電路圖4、實(shí)際調(diào)試16傳統(tǒng)的設(shè)計(jì)電路圖17硬件描述語言設(shè)計(jì)1、分析邏輯2、語言描述3、邏輯綜合4、下載18硬件描述語言設(shè)計(jì)library ieee;use ieee.std_logic_1164.all;entity example1 isport( A: in std_logic;B: in std_logic;C: in std_logic;F: out std_logic);end example1; architecture behav of example1 isbe

4、gin F 門級(jí)網(wǎng)表制造ASIC芯片下載到FPGA里31硬件邏輯設(shè)計(jì)傳統(tǒng)的系統(tǒng)設(shè)計(jì)方法自下而上的設(shè)計(jì)方法采用通用的邏輯元器件設(shè)計(jì)后期進(jìn)行仿真和調(diào)試主要設(shè)計(jì)文件是電原理圖32硬件邏輯設(shè)計(jì)采用硬件描述語言的電路設(shè)計(jì)方法采用自上而下的設(shè)計(jì)方法可大量采用ASIC芯片采用系統(tǒng)早期仿真降低硬件電路設(shè)計(jì)難度主要設(shè)計(jì)文件為HDL源代碼33設(shè)計(jì)流程對(duì)比34內(nèi)容前言課程信息課程內(nèi)容數(shù)字系統(tǒng)設(shè)計(jì)概述硬件描述語言介紹35硬件描述語言描述硬件電路的語言功能信號(hào)連接關(guān)系定時(shí)關(guān)系36和C語言比較相同點(diǎn)都有語句,塊結(jié)構(gòu),變量,常數(shù),操作符,某些相同關(guān)鍵字等不同點(diǎn)C語言是順序的串行計(jì)算模型硬件描述語言最終翻譯成邏輯門,而不是指

5、令HDL硬件默認(rèn)是并行執(zhí)行的,要串行執(zhí)行需經(jīng)特殊構(gòu)造37各種硬件描述語言ABEL-HDLAHDLVHDLVerilog HDLActive-HDL ?38各種硬件描述語言SuperlogSystem CSystemVerilog39ABEL-HDL早期的可編程邏輯器件(PLD)支持的表達(dá)形式邏輯方程真值表狀態(tài)圖常用于GAL邏輯的表示40ABEL-HDL例子一個(gè)帶三態(tài)控制的四輸入與非門的ABEL-HDL模塊源程序MODULEgal5 /模塊GAL5開始TITLEabel input file /標(biāo)題語句UO5 device P16V8C /器件說明a,b,c,dPIN2,3,4,5; /輸入管腳

6、說明f PIN 12; /輸出管腳說明 ENB PIN 6 /三態(tài)控制說明h,l,x,z=1,0,.x.,.Z.; /常量定義，便于向量測(cè)試用EQUATIONGS /邏輯方程描述部f=!(a&b&c&d); enable f=enb; TEST_VECTORS(enb,a,b,c,d-f) / 測(cè)試向量部h,0,.x.,.x.,.x.-1; /.x.表示任意態(tài)h,.x.,0,.x.,.x.-1; h,.x.,.x.,0,.x.-1; h,.x.,.x.,.x.,0-1; h,1,1,1,1,-0; 1,x,x,x,x-z; /Z表示高阻態(tài)輸出END GAL5 /模塊GAL5結(jié)束41AHDLAL

7、TERA公司發(fā)明的HDL易學(xué)易用缺點(diǎn)是移植性不好，通常只用于ALTERA自己的開發(fā)系統(tǒng)。 42AHDL例子一個(gè)七段數(shù)碼管的譯碼邏輯的例子SUBDESIGN 7segment -子設(shè)計(jì)段( i3.0 : INPUT; -輸入端口聲明 a, b, c, d, e, f, g : OUTPUT; -輸出端口聲明 )BEGIN -邏輯段開始 TABLE -譯碼表 i3.0 = a, b, c, d, e, f, g; - 表頭 H“0” = 1, 1, 1, 1, 1, 1, 0; -數(shù)據(jù) H“1” = 0, 1, 1, 0, 0, 0, 0; H“2” = 1, 1, 0, 1, 1, 0, 1;

8、H“3” = 1, 1, 1, 1, 0, 0, 1; H“4” = 0, 1, 1, 0, 0, 1, 1; H“5” = 1, 0, 1, 1, 0, 1, 1; H“6” = 1, 0, 1, 1, 1, 1, 1; H“7” = 1, 1, 1, 0, 0, 0, 0; H“8” = 1, 1, 1, 1, 1, 1, 1; H“9” = 1, 1, 1, 1, 0, 1, 1; H“A” = 1, 1, 1, 0, 1, 1, 1; H“B” = 0, 0, 1, 1, 1, 1, 1; H“C” = 1, 0, 0, 1, 1, 1, 0; H“D” = 0, 1, 1, 1, 1

9、, 0, 1; H“E” = 1, 0, 0, 1, 1, 1, 1; H“F” = 1, 0, 0, 0, 1, 1, 1; END TABLE; -表格結(jié)束 END; -邏輯段結(jié)束43VHDL1980年 美國(guó)國(guó)防部開始開發(fā)1987 IEEE標(biāo)準(zhǔn)化IEEE-1076-19871993 修訂IEEE-1076-1993提供從門級(jí)到系統(tǒng)級(jí)的硬件建模VHSIC Hardware Description LanguageVery High Speed Integrated Circuit44VHDL層次結(jié)構(gòu)性(設(shè)計(jì)方法靈活)強(qiáng)的行為(功能)描述能力相對(duì)獨(dú)立性(與工藝無關(guān))可重用性45VHDL例子li

10、brary ieee;use ieee.std_logic_1164.all;entity AND_ent isport( x: in std_logic;y: in std_logic;F: out std_logic);end AND_ent; architecture behav2 of AND_ent isbegin F = x and y;end behav2;architecture behav1 of AND_ent isbegin process(x, y) begin - compare to truth table if (x=1) and (y=1) then F = 1

11、;else F = 0;end if; end process;end behav1;Fxy定義在 std_logic上的操作信號(hào)賦值 (a “wire”)注釋46Verilog HDL1983年 Phil Moorby GDA（GateWay Design Automation）1984 Verilog-XL1995年 IEEE 1364-19952001年 IEEE 1364-2001適于寄存器傳輸級(jí)（）和門電路級(jí)的描述47Verilog HDL例子module inverter /模塊名 (in, out); /模塊的接口聲明outputout; /接口和信號(hào)的屬性聲明input in;assign out = !in; /邏輯endmodule /模塊結(jié)束48Superlog1999年Co-Design公司發(fā)布Superlog TMSuper VerilogVerilog的擴(kuò)展結(jié)合C/C+的語言特點(diǎn)Co-Design被Synopsys兼并49Superlog的體系結(jié)構(gòu)50System C開放式C+擴(kuò)展語言利用標(biāo)準(zhǔn)軟件語言并添加結(jié)構(gòu)性和系統(tǒng)性功能