MaxplusII簡(jiǎn)介及原理圖設(shè)計(jì)法

1、MaxplusII簡(jiǎn)介及原理圖設(shè)計(jì)法MaxplusII簡(jiǎn)介及原理圖設(shè)計(jì)法1、Altera公司簡(jiǎn)介及技術(shù)發(fā)展歷程2、MaxplusII軟件簡(jiǎn)介3、使用MaxplusII開發(fā)FPGA流程4、一位全加器設(shè)計(jì)實(shí)例5、總結(jié)MaxplusII簡(jiǎn)介及原理圖設(shè)計(jì)法1、Altera公司簡(jiǎn)介及技術(shù)發(fā)展歷程 Altera由Robert Hartmann、Michael Magranet、Paul Newhagen和Jim Sansbury于1983年創(chuàng)立，這些有遠(yuǎn)見(jiàn)的人們對(duì)當(dāng)時(shí)的研究進(jìn)行投資，認(rèn)為半導(dǎo)體客戶將從用戶可編程標(biāo)準(zhǔn)產(chǎn)品中受益，逐步取代邏輯門陣列。為滿足這些市場(chǎng)需求，Altera的創(chuàng)始人發(fā)明了首款可編程邏輯

2、器件(PLD)EP300，開創(chuàng)了半導(dǎo)體業(yè)界全新的市場(chǎng)領(lǐng)域。這一靈活的新解決方案在市場(chǎng)上打敗了傳統(tǒng)的標(biāo)準(zhǔn)產(chǎn)品，為Altera帶來(lái)了半導(dǎo)體創(chuàng)新領(lǐng)先企業(yè)的盛譽(yù)。1999 APEX EP20K1500E FPGA 業(yè)界第一款超過(guò)1.5M邏輯門的PLD1999 Quartus 軟件 嵌入式邏輯分析器(SignalTap )1998 Quartus 軟件 支持加密IP內(nèi)核 1997 Quartus 軟件 圖形用戶界面下配置參數(shù)化模塊和IP內(nèi)核(MegaWizard ) 1996 FLEX 10K FPGA 帶有集成鎖相環(huán)(PLL)的FPGA 1995 FLEX 10K FPGA 帶有嵌入式模塊RAM的FP

3、GA 1994 MAX 9000 CPLD JTAG在系統(tǒng)可編程CPLD 1993 Quartus 軟件 支持參數(shù)化模塊庫(kù)(LPM) 1992 FLEX 8000 FPGA Altera的第一款現(xiàn)場(chǎng)可編程門陣列(FPGA) 1991 MAX+PLUS II 軟件 基于Windows的邏輯設(shè)計(jì)工具包 1988 MAX+PLUS II 軟件 邏輯設(shè)計(jì)的全功能集成圖形CAD環(huán)境 1988 MAX 5000 CPLD 世界上的第一款高密度復(fù)雜可編程邏輯器件(CPLD)。專利冗余技術(shù)降低了缺陷，提高了產(chǎn)量(首次在0.65m中推出，這一關(guān)鍵技術(shù)繼續(xù)提高了當(dāng)今Altera 65nm器件的產(chǎn)量。) 1985

4、EP1200 業(yè)界第一款高密度CMOS PLD 1984 A+PLUS 軟件 業(yè)界第一款基于PC的開發(fā)系統(tǒng) 1984 EP300 器件和管芯 世界上第一款可編程邏輯器件(PLD) 1983 演示盒 Altera的第一個(gè)演示盒“T-bird Tail Lights” 1983 - Altera公司成立 2003 Stratix FPGA 0.13m、300mm、高速高密度FPGA 2002 Quartus II 軟件 可編程邏輯設(shè)計(jì)工具包，支持Linux。 2002 Cyclone FPGA 世界上成本最低的FPGA(0.13m) 2002 SOPC Builder 第一款FPGA自動(dòng)系統(tǒng)生成工

5、具2002 Stratix FPGA 世界上第一款帶有嵌入式DSP模塊的FPGA2001 HardCopy APEX TM 結(jié)構(gòu)化 ASIC FPGA 首次無(wú)縫移植至低成本結(jié)構(gòu)化ASIC2001 系統(tǒng)互聯(lián)架構(gòu) 第一款自動(dòng)生成的互聯(lián)架構(gòu)，支持同時(shí)主機(jī)/從機(jī)操作。 2001 Quartus II 軟件 推出Quartus II 設(shè)計(jì)軟件 2001 MercuryTM FPGA 世界上第一款帶有嵌入式收發(fā)器的0.18m FPGA2000 基于 ARM 的 Excalibur TM 器件 世界上第一款帶有硬件嵌入式處理器的 FPGA 2000 Nios 嵌入式處理器 世界上第一款嵌入式處理器，適合可編

6、程邏輯應(yīng)用。 1999 知識(shí)產(chǎn)權(quán) (IP) Altera的IP MegaStoreTM 網(wǎng)站發(fā)布2009 Arria II GX FPGA 業(yè)界功耗最低的成本最優(yōu)40-nm FPGA，它帶有3.75-Gbps收發(fā)器，進(jìn)一步提高了可用性，使設(shè)計(jì)人員能夠更迅速地完成工程。2009 Stratix IV GT FPGA 業(yè)界唯一集成了11.3-Gbps收發(fā)器的FPGA，適合40G/100G應(yīng)用。 2008 Stratix IV FPGA 業(yè)界的首款40-nm FPGA，具有最高的密度、最好的性能、最低的功耗、最大的收發(fā)器帶寬(高達(dá)8.5-Gbps 的收發(fā)器)，并為PCI Express Gen 1/

7、2提供硬核知識(shí)產(chǎn)權(quán)(IP)模塊。 2007 ArriaTM GX FPGAs 業(yè)界的首款低成本，基于收發(fā)器的中端，協(xié)議優(yōu)化的FPGA。 2007 Cyclone III FPGA 業(yè)界的首款低成本65nm FPGA，前所未有地同時(shí)實(shí)現(xiàn)了低功耗、低成本和高性能。 2006 Stratix III FPGA 65nm FPGA以更高的密度和性能支持高級(jí)集成，實(shí)現(xiàn)更復(fù)雜的產(chǎn)品。 2006 Quartus II 軟件 自然支持SDC設(shè)計(jì)約束 2006 C2H 編譯器 嵌入式處理器的首款自動(dòng)ANSI C至寄存器級(jí)(RTL)生成工具 2006 Stratix II GX FPGA 速度最快，密度最大的90

8、nm FPGA架構(gòu)，含有工作在622Mbps至6.375Gbps的20個(gè)低功耗收發(fā)器。 2005 HardCopy II 結(jié)構(gòu)化 ASIC 精細(xì)粒度體系結(jié)構(gòu)；從90nm Stratix II FGPA原型無(wú)縫移植。 2005 Cyclone II FPGA 90nm FPGA，業(yè)界首款低成本FPGA，成本降低30，密度提高3倍。 2004 Stratix II FPGA 90nm FPGA，含有名為ALM的8輸入“分段式”查找表(LUT)，以此替代了4輸入LUT體系結(jié)構(gòu)。 2003 Quartus II 軟件 可編程邏輯軟件包，提供Tcl腳本支持。 2003 Stratix GX FPGA 0

9、.13m FPGA，分塊收發(fā)器體系結(jié)構(gòu)。 2003 HardCopy 結(jié)構(gòu)化 ASIC 業(yè)界唯一原型至量產(chǎn)0.13m的完整解決方案 2、MaxplusII軟件簡(jiǎn)介2.1 軟件的安裝2.2 license的安裝2.3 軟件開發(fā)環(huán)境介紹（在線幫助使用說(shuō)明）2、MaxplusII軟件簡(jiǎn)介設(shè)計(jì)輸入項(xiàng)目編譯項(xiàng)目校驗(yàn)器件編程MAX+PLUS II時(shí)間分析器MAX+PLUS II圖形編輯器MAX+PLUS II文本編輯器MAX+PLUS II編程器編譯器網(wǎng)表提取器適配邏輯 綜合器數(shù)據(jù)庫(kù)建庫(kù)器MAX+PLUS II信息處理器和層次顯示3、使用MaxplusII開發(fā)FPGA流程MAX+PLUS II 管理器窗口

10、ES-Site 授權(quán)有效后，您將返回到 MAX+PLUS II 管理器窗口項(xiàng)目名稱項(xiàng)目路徑工具條 Max+Plus II 的安裝MAX+PLUS II 管理器菜單條 生成一個(gè)新圖形文件1. 在 File 菜單中 選擇 New2. 選擇 Graphic Editor File 然后按下OK按鈕, 將會(huì)出現(xiàn)一個(gè)無(wú)標(biāo)題的圖形編輯窗口,如下頁(yè)所示生成一個(gè)圖形設(shè)計(jì)文件圖形編輯器窗口工作區(qū)域最大化按鈕文本工具對(duì)角線工具圓形工具縮小按鈕放大按鈕關(guān)閉橡皮筋連接功能選擇工具正交線工具與窗口適配弧形工具打開橡皮筋連接功能連接點(diǎn)接/斷 生成一個(gè)圖形設(shè)計(jì)文件3、使用MaxplusII開發(fā)FPGA流程例2: 4-bit

11、 計(jì)數(shù)器輸入符號(hào)總線節(jié)點(diǎn)名稱74163 符號(hào)輸出符號(hào)連接點(diǎn)輸入管腳名輸出管腳名總線名稱 建立一個(gè)圖形設(shè)計(jì)文件選擇一個(gè)器件首先，您需要為項(xiàng)目指定一個(gè)器件系列，然后，您可以自己選擇某個(gè)具體的器件，也可以讓編譯器在該器件系列內(nèi)自動(dòng)選擇最適合您的項(xiàng)目的器件。確定器件系列：2) 選擇一個(gè)器 件系列3) 選擇某一器件或選擇 AUTO 讓 MAX+PLUS II 為您選擇一個(gè)器件。4) 按下 OK 按鈕1) 在 Assign 菜單內(nèi)選擇Device項(xiàng)，將出現(xiàn) Device 對(duì)話框。 編譯您的項(xiàng)目管腳分配Altera 推薦讓編譯器自動(dòng)為您的項(xiàng)目進(jìn)行管腳分配。但如果用戶必須自己分配管腳，請(qǐng)按以下步驟進(jìn)行:3)

12、在 Node Name 框內(nèi)輸入管腳的名字。4) 在 Chip Resource 對(duì)話框內(nèi)，選擇管腳并輸入管腳的序列數(shù)。5) 按下Add 按鈕6) 您分配的管腳將出現(xiàn)在這個(gè)框內(nèi)。7) 按下 OK 按鈕1) 確定您已經(jīng)選擇了一種器件。2) 在 Assign Menu菜單中選擇 Pin/Location/Chip項(xiàng)。 編譯您的項(xiàng)目選擇一種全局邏輯綜合方式您可以為您的項(xiàng)目選擇一種邏輯綜合方式，以便在編譯過(guò)程中指導(dǎo)編譯器的邏輯綜合模塊的工作。 按以下步驟為您的項(xiàng)目選擇一種邏輯綜合方式：2) 在 Global Project Synthesis Style 下拉列表中選擇您需要的類型。缺?。―efaul

13、t）的邏輯綜合類型是 NORMAL。 綜合類型 FAST 可以改善項(xiàng)目性能，但通常使您的項(xiàng)目配置比較困難 。綜合類型 WYS / WYG可進(jìn)行最小量邏輯綜合。3) 您可以在此0和10之間移動(dòng)滑塊 ,移到 0 時(shí),最優(yōu)先考慮占用器件的面積,移到10時(shí), 系統(tǒng)的執(zhí)行速度得到最優(yōu)先考慮1) 在 Assign Menu 菜單內(nèi)選擇Global Project Logic Synthesis項(xiàng)， 將出現(xiàn)Global Project Logic Synthesis 對(duì)話框： 編譯您的項(xiàng)目 對(duì) MAX 器件進(jìn)行多級(jí)綜合對(duì)于 MAX （乘積項(xiàng)）器件，您可以選擇多級(jí)綜合。 它可以充分利用所有可使用的邏輯選項(xiàng)。這

14、種邏輯綜合方式，用于處理含有特別復(fù)雜的邏輯的項(xiàng)目；而且配置時(shí)不需要用戶干涉。對(duì)于 FLEX 器件，這個(gè)選項(xiàng)自動(dòng)有效。選中該框，則多級(jí)綜合方式對(duì) MAX 5000/7000 系列器件有效.選中該框，則多級(jí)綜合方式對(duì) MAX 9000系列器件有效。 編譯您的項(xiàng)目FLEX 器件的進(jìn)位/級(jí)聯(lián)鏈進(jìn)位鏈提供邏輯單元之間的非?？斓南蚯斑M(jìn)位功能。利用級(jí)聯(lián)鏈可以實(shí)現(xiàn)扇入很多的邏輯函數(shù)。如選擇FAST 綜合方式，則進(jìn)位/級(jí)聯(lián)鏈選項(xiàng)自動(dòng)有效。按如下步驟可人工選擇該選項(xiàng)是否有效：1. 在 Global Project Logic Synthesis 對(duì)話框內(nèi)選擇 Define Synthesis Style 項(xiàng)，將出

15、現(xiàn) Define Synthesis Style 窗口。2. 如需使用進(jìn)位鏈功能，則從下拉菜單內(nèi)選擇 Auto 。3. 如需使用級(jí)聯(lián)鏈功能，則從下拉菜單中選擇Auto 。 編譯您的項(xiàng)目設(shè)置定時(shí)要求您可以對(duì)整個(gè)項(xiàng)目設(shè)定全局定時(shí)要求，如：傳播延時(shí),時(shí)鐘到輸出的延時(shí),建立時(shí)間和時(shí)鐘頻率。 對(duì)于FLEX 8000, FLEX 10K and FLEX 6000 系列器件，定時(shí)要求的設(shè)置將會(huì)影響項(xiàng)目的編譯。按如下步驟設(shè)置定時(shí)要求：2) 在相應(yīng)的對(duì)話框內(nèi)輸 入您對(duì)項(xiàng)目的定時(shí)要求 3) 按下 OK 按鈕1) 在 Assign Menu菜單內(nèi)，選擇 Global Project Timing Requirem

16、ents項(xiàng)，將出現(xiàn) Global Project Timing Requirements 對(duì)話框：編譯您的項(xiàng)目準(zhǔn)備編譯在 Processing 菜單下，有一些會(huì)對(duì)編譯產(chǎn)生影響的選項(xiàng)。最后，在編譯器窗口中選擇Start。在編譯器編譯您的項(xiàng)目期間，所有的信息，錯(cuò)誤和警告將在自動(dòng)打開的信息處理窗口中顯示出來(lái)。如果有錯(cuò)誤發(fā)生，選中該錯(cuò)誤信息，然后按下locate按鈕，您將找到該錯(cuò)誤在設(shè)計(jì)文件中所處的位置。Design Doctor - 在編譯期間，可選的Design Doctor 工具將檢查項(xiàng)目中的所有設(shè)計(jì)文件，以發(fā)現(xiàn)在編程的器件中可能存在的可靠性不好的邏輯。Smart Recompile - 當(dāng)該選

17、項(xiàng)有效時(shí)，編譯器將保存項(xiàng)目中在以后編譯中會(huì)用到的額外的數(shù)據(jù)庫(kù)信息。這樣可以減少將來(lái)編譯所需的時(shí)間。Total Recompile - 要求編譯器重新生成編譯器網(wǎng)表文件和層次互連文件。 編譯您的項(xiàng)目8/12/2022 P.21Altera Max+Plus II CompilerInvolveall differentkind of Compilere.g. AHDL,VHDL, GraphicEDIF.Convert toAltera InternalDataBaseStructureLogicOptimizee.g. Hierarchy SynthesisOne-Hot State Mach

18、ineCarry/Cascade ChainMulti-level Synthesis.Partition yourwhole designinto couplechipsFit your designwithin Alteradevicee.g. Pin lock,Implement in EABClique,Timing parameterGet the devicetiming parameterfor Real timeSimulationGenerate theProgram Fileto program thedevicee.g. SOF, POF.啟動(dòng)定時(shí)分析工具編譯完成后,您可

19、以利用定時(shí)分析器來(lái)分析您的項(xiàng)目的性能。定時(shí)分析器提供了三種分析模式：在 MAX+PLUS II 菜單中選擇 Timing Analyzer 項(xiàng)，即可打開定時(shí)分析器窗口： 定時(shí)分析 傳播延遲分析在 Analysis菜單中選擇Delay Matrix項(xiàng)。選擇 Start。則定時(shí)分析器立即開始分析您的項(xiàng)目并計(jì)算項(xiàng)目中每對(duì)連接的節(jié)點(diǎn)之間的最大和最小傳播延遲。 定時(shí)分析 時(shí)序邏輯電路性能分析在 Analysis 菜單內(nèi)選擇Register Performance項(xiàng)。選擇 Start 就開始進(jìn)行時(shí)序邏輯電路性能分析。打開信息處理窗口并顯示延遲路徑顯示被分析的時(shí)鐘信號(hào)的名稱顯示制約性能的源節(jié)點(diǎn)的名稱顯示制約

20、性能的目標(biāo)節(jié)點(diǎn)的名稱顯示在給定時(shí)鐘下，時(shí)序邏輯電路要求的最小時(shí)鐘周期顯示給定的時(shí)鐘信號(hào)的最高頻率選擇 Start， 開始進(jìn)行時(shí)序邏輯性能分析定時(shí)分析建立和保持時(shí)間分析在 Analysis菜單中選擇 Set/Hold Matrix項(xiàng)。選擇 Start 開始進(jìn)行建立/保持時(shí)間分析。定時(shí)分析打開編程器窗口首先確認(rèn)編程器硬件已安裝好。然后按如下步驟打開編程器窗口： 在 MAX+PLUS II 菜單中選擇 Programmer 項(xiàng)。編程器窗口如下圖所示。將一個(gè)編程文件中的數(shù)據(jù)編程到一個(gè) MAX 或 EPROM 器件中校驗(yàn)器件中的內(nèi)容是否與當(dāng)前編程數(shù)據(jù)內(nèi)容相同檢查確認(rèn)器件是否為空為當(dāng)前編程文件打開保密位選

21、項(xiàng)顯示項(xiàng)目的編程文件完成情況狀態(tài)條將配置數(shù)據(jù)下載到一個(gè) FLEX 器件中顯示項(xiàng)目中所用的 Altera 器件的名稱器件編程1. 在 Option 菜單內(nèi)選擇Hardware Setup 項(xiàng)，然后在 Hardware Type 對(duì)話框 內(nèi)選擇適當(dāng)?shù)?Altera 編程器，最后按下 OK按鈕。2. 在編程器窗口中,檢查您選擇的編程文件和器件是否正確。在利用 Altera 編程器對(duì) MAX 和 EPROM 系列器件進(jìn)行編程 對(duì) MAX 和 EPROM 器件進(jìn)行編程時(shí)，要用后綴名是.pof 的文件. 如果選擇的編程文件不正確，可在 File 菜單中選擇 Select Programming File

22、命令選擇您的編程文件。3. 將您的器件插到編程插座中。4. 按下 Program 按鈕。編程器將檢查器件，并將您的項(xiàng)目編程到器件中，而且還將檢查器件中的內(nèi)容是否正確。器件編程通過(guò) JTAG 實(shí)現(xiàn)在系統(tǒng)編程一個(gè)編程目標(biāo)文件(.pof)可以通過(guò) ByteBlaster 直接編程到器件中。1.編 譯一個(gè)項(xiàng)目， MAX+PLUS II 編譯器將自動(dòng)產(chǎn)生用于 MAX 器件的編程目標(biāo)文件。4. 在 Options 菜單中選擇 Hardware Setup 命令. 將出現(xiàn) Hardware Setup 窗口5. 在下拉條中選擇 ByteBlaster 6. 指定配置時(shí)使用的并行口7. 按下 OK按鈕2. 將

23、 ByteBlaster電纜的一端與微機(jī)的并行口相連，另一端10針陰級(jí)頭與裝可編程邏輯器件的 PCB板上的陽(yáng)級(jí)頭插座相連。 該 PCB板還必須為 ByteBlaster電纜提供電源。3. 打開 MAX+PLUS II 編程器。 器件編程設(shè)置在系統(tǒng)編程鏈8. 在 JTAG 菜單中打開 Multi-Device JTAG-Chain 并選擇 Multi-Device JTAG Chain Setup 項(xiàng)，進(jìn)行多個(gè)器件的 JTAG 鏈的設(shè)置。對(duì)話框如下所示。9. 選擇 Select Programming File 并選出您的編程文件。10. 該框內(nèi)顯示您選 擇的編程文件11.按下Add 按鈕 13. 當(dāng)您完成設(shè)置后， 按下 OK按鈕14. 按下 Program 按鈕，開始 對(duì)JTAG器件鏈進(jìn)行編程。器件編程12.如果您使用多個(gè)器件，重復(fù) 9 - 11步，要確保與您電路板上的順序相同。利用 ByteBlaster配置 FLEX系列器件