北京理工大學(xué)FPGA作業(yè)

1、北京理工大學(xué)研究生課程試題2016 - 2017 學(xué)年，第一 學(xué)期學(xué)號姓名回答問題（每題 6 分，共 60 分）、 簡述可編程器件的發(fā)展歷程及各階段的特點。a、可編程只讀存儲器PROM特點：它是由固定連接的“與”陣列和可編程的“或”陣列組成。由于與陣列是固定的，不需編程，靈活性較差。大多數(shù)邏輯函數(shù)不需要使用輸入的全部可能組合，這就使得PROM的與陣列不能充分利用，造成浪費(fèi)。為了增大芯片的容量，與陣列可以做的很大，但陣列愈大，開關(guān)延遲時間越長，速度較慢。b、可編程邏輯陣列PLA特點：PLA中包含一個可編程連接的“與”矩陣和一個可編程連接的“或”矩陣，為了減小陣列規(guī)模，提高器件速度，與陣列不采用全

2、譯碼式，與門個數(shù)小于2n。PLA器件除了實現(xiàn)組合邏輯外，還可實現(xiàn)時序邏輯。PLA器件對于邏輯功能的處理比較靈活，但處理邏輯功能較簡單的電路時比較浪費(fèi)資源，相應(yīng)的編程工具花費(fèi)也較大。c、可編程陣列邏輯PAL特點：PAL對 PLA的可編程結(jié)構(gòu)進(jìn)行了進(jìn)一步的簡化，與陣列可編程，或陣列固定。 PAL 器件具有靈活的設(shè)計功能，與 PLA器件相比，體積小， 功耗低， 速度快，有防止復(fù)制該邏輯的保密熔絲，可實現(xiàn)產(chǎn)品的加密功能。缺點是PAL器件采用的熔絲工藝，一旦編程，無法改寫，而且不同的輸出結(jié)構(gòu)需要選用不同型號的PAL器件。d、通用陣列邏輯GAL特點：GAL是基本PAL結(jié)構(gòu)的增強(qiáng)型器件，具有與PAL器件相同

3、的基本結(jié)構(gòu)形式，但是編程方式不同。GAL有如下優(yōu)點：采用CMOS的浮柵工藝，采用了一種可編程輸出邏輯宏單元OLMC。e、復(fù)雜可編程邏輯器件CPLD特點：是由多個類似PAL的功能塊組成，具有很長的固定于芯片上的布線資源，通過位于中心的互連矩陣連接在一起。CPLD 采用的是多路開關(guān)的互連方式即集總總線方式，因而具有較大的時間可預(yù)測性。總線上任意一對輸入端與輸出端之間的延時相等。編程工藝采用浮柵存儲電荷的方法保存編程數(shù)據(jù)，因此在斷電時，存儲的數(shù)據(jù)是不丟失的。CPLD的優(yōu)點有不采用分段互連方式、有較大的時間可預(yù)測性、具有很寬的輸入結(jié)構(gòu)、具有ISP性能。缺點有功耗大、集成度小。f、現(xiàn)場可編程門陣列FPG

4、A特點：FPGA由邏輯功能塊排列成陣列組成，并由可編程的內(nèi)部連線連接這些邏輯功能塊來實現(xiàn)不同的設(shè)計。具有更高密度，更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)?；咎攸c如下：規(guī)模越來越大，隨著VLSI工藝的不斷提高，F(xiàn)PGA芯片的規(guī)模越來越大，達(dá)到上千萬門級的規(guī)模，芯片的規(guī)模越大，所能實現(xiàn)的功能就越強(qiáng)，同時也更適于實現(xiàn)片上系統(tǒng)（SoC；開發(fā)過程投資小，）FPGA芯片在出廠之前都做過百分之百的測試，而且FPGA設(shè)計靈活，發(fā)現(xiàn)錯誤時可直接更改設(shè)計，減少了投片風(fēng)險，節(jié)省了許多潛在的花費(fèi)。所以不但許多復(fù)雜系統(tǒng)使用FPGA完成，甚至設(shè)共 20 頁第 1 頁北京理工大學(xué)研究生課程試題2016 - 2017 學(xué)年，第一 學(xué)期

5、共 20 頁第 頁學(xué)號姓名計 ASIC也要把實現(xiàn)FPGA功能樣機(jī)作為必需的步驟；FPGA一般可以反復(fù)地編程、擦除在不改變外圍電路的情況下，設(shè)計不同片內(nèi)邏輯就能實現(xiàn)不同的電路功能。所以，用FPGA試制功能樣機(jī)，能以最快的速度占領(lǐng)市場。甚至在有些領(lǐng)域，因為相關(guān)標(biāo)準(zhǔn)協(xié)議發(fā)展太快，設(shè)計ASIC可能跟不上技術(shù)的更新，只能用FPGA完成系統(tǒng)的研制與開發(fā)；保密性能在某些場合下，根據(jù)要求選用防止反向技術(shù)的FPGA，能很好地保護(hù)系統(tǒng)的安全性和設(shè)計者的知識產(chǎn)權(quán)；良好的IP 核支持以ARM、PowerPC、 Nios和 MicroBlaze為代表的RISC處理器軟硬IP核、各種標(biāo)準(zhǔn)外設(shè)軟硬 IP 核和實現(xiàn)通信、數(shù)字

6、信號處理功能的IP 核極大地加強(qiáng)了系統(tǒng)功能，實現(xiàn)真正的可編程片上系統(tǒng)；FPGA開發(fā)工具種類繁多、智能化高、功能強(qiáng)大，可以完成從輸入、綜合、實現(xiàn)到配置芯片等一系列功能，還有很多工具可以完成對設(shè)計的仿真、優(yōu)化、約束、在線調(diào)試等功能。、FPGA在 ASIC分類表中屬于哪一個分支？闡述FPGA的定義，它是如何分類的？它的內(nèi)部結(jié)構(gòu)由幾部分組成？每部分的作用是什么？FPGA屬于ASIC中的半定制電路。FPGA的定義是現(xiàn)場可編程門陣列。FPGA是一種新型的高密度PLD，采用CMOS-SRAM工藝制作。FPGA的結(jié)構(gòu)與門陣列PLD不同，其內(nèi)部由許多獨立的可編程邏輯模塊組成，邏輯塊之間可以靈活的相互連接。按編程

7、的方式和邏輯功能的類型主要有三種FPGA器件：SRAM-查找表類型FPGA、反熔絲的多路開關(guān)類型FPGA、基于Flash 的 FPGA。按邏輯功能塊的大小分類，可編程邏輯塊是FPGA的基本邏輯構(gòu)造單元，按照邏輯功能塊的大小不同，可將FPGA分為細(xì)粒度結(jié)構(gòu)和粗粒度結(jié)構(gòu)兩類。按互連結(jié)構(gòu)分類，根據(jù)FPGA內(nèi)部的連線結(jié)構(gòu)不同，可將其分為分段互連型和連續(xù)互連型兩類。按編程特性分類，根據(jù)采用的開關(guān)元件的不同，F(xiàn)PGA可分為一次編程型和可重復(fù)編程型兩類。FPGA的內(nèi)部結(jié)構(gòu)分為三個部分：可編程邏輯功能塊，可編程輸入/輸出塊和可編程內(nèi)部互連資源?？删幊踢壿嫻δ軌K，多個邏輯功能塊通常規(guī)則地排成一個陣列結(jié)構(gòu)，分布于

8、整個芯片；可編程輸入/輸出塊，完成芯片內(nèi)部邏輯與外部管腳之間的接口，圍繞在邏輯單元陣列四周；可編程內(nèi)部互連資源，包括各種長度的連線線段和一些可編程連接開關(guān)。用戶可以通過編程決定每個單元的功能以及它們的互連關(guān)系，從而實現(xiàn)所需的邏輯功能。學(xué)號姓名FPGA或 CPLD的設(shè)計流程包括哪些步驟？簡述每個步驟的作用。設(shè)計準(zhǔn)備：進(jìn)行方案論證 系統(tǒng)設(shè)計和器件選擇等準(zhǔn)備工作；設(shè)計輸入：將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表現(xiàn)出來并送入計算機(jī)；功能仿真：用戶設(shè)計的電路必須在編譯之前進(jìn)行邏輯功能驗證；設(shè)計處理：編譯軟件將設(shè)計輸入文件進(jìn)行邏輯化簡 綜合優(yōu)化和適配，最后產(chǎn)生編程用的編程文件；時序仿真：檢查和消除

9、競爭冒險等是非常有必要的； 器件編程和測試：產(chǎn)生可供器件使用的數(shù)據(jù)文件； 測試：對器件進(jìn)行校驗 加密等工作。簡述硬件IP 模塊 軟件IP 模塊和固件IP 模塊的定義和特點。硬件 IP 模塊：完成布局布線和功能驗證并將設(shè)計映射到IC硅片的物理版圖上，特點是可靠性高，可重用性和靈活性較差。軟件IP 模塊：是可綜合的寄存器級硬件描述語言模型，特點是包括了仿真類型測試方法和說明文檔。網(wǎng)絡(luò)IP 模塊：含有布局布線的信息的軟件IP 模塊，特點是避免了用戶重新布線所帶來的問題。5 簡述如何合理地選擇可編程器件。根據(jù)PLD器件以及配置器件的基本性能參數(shù)，包括器件名稱 封裝形式I/O 引腳數(shù)目 供電電壓等，進(jìn)行

10、快速 合理地選擇。在可編程器件的選擇上，硬件資源是器件選型的重要標(biāo)準(zhǔn)。硬件資源包括邏輯資源I/O 資源 布線資源DSP資源 存儲器資源 鎖相環(huán)資源 串行收發(fā)器資源和硬核微處理器資源等。在器件選擇上，最好首先做設(shè)計方針，對設(shè)計消耗的布線資源有一個比較充分的了解后，然后再考慮器件選型是比較理想的。其次是考慮數(shù)字電路的電氣接口標(biāo)準(zhǔn)，器件的速度等級，器件的溫度等級，器件的封裝，以及器件的價格。學(xué)號姓名關(guān)于FPGA設(shè)計仿真：FPGA開發(fā)中，是否需要進(jìn)行仿真驗證？為什么？有什么個人體會？FPGA 開發(fā)中需要進(jìn)行仿真驗證，以便快速找到程序邏輯或語法錯誤提高設(shè)計效率。在開發(fā)時就每寫完一個模塊是就用models

11、im 仿真驗證，根據(jù)modelsim 中的錯誤信息，很快便可定位到錯誤代碼處，極大的縮短了開發(fā)周期。 一般采用怎樣的仿真工具和仿真手段？ModelSim 可以說是業(yè)界最流行的仿真工具之一，其主要特點是仿真速度快，精度高。 ModelSim支持VHDL、 Verilog HDL以及VHDL和 VerilogHDL混合編程的仿真。 ModelSim的 PC版的仿真速度也很快，甚至和工作站版不相上下。HDL Bencher是一種根據(jù)電路設(shè)計輸入，自動生成測試激勵的工具，它可以把工程師從書寫測試激勵文件的繁重工作中部分解脫出來。HDL Bencher的 Xilinx版本可以支持VHDL語言輸入、Ver

12、ilog HDL語言輸入和Xilinx原理圖輸入等3種輸入方法。將這些設(shè)計輸入導(dǎo)入到HDL Bencher中，就能自動生成相應(yīng)的測試激勵文件。 什么是前仿真和后仿真？能否根據(jù)自身經(jīng)歷，總結(jié)一下前仿真和后仿真的特點和不同之處？前仿真也稱為功能仿真，主旨在于驗證電路的功能是否符合設(shè)計要求，其特點是不考慮電路門延遲與線延遲，主要是驗證電路與理想情況是否一致?？删C合 FPGA代碼是用RTL級代碼語言描述的，其輸入為RTL級代碼與Testbench。 后仿真也稱為時序仿真或者布局布線后仿真，是指電路已經(jīng)映射到特定的工藝環(huán)境以后，綜合考慮電路的路徑延遲與門延遲的影響，驗證電路能否在一定時序條件下滿足設(shè)計構(gòu)

13、想的過程，是否存在時序違規(guī)。其輸入文件為從布局布線結(jié)果中抽象出來的門級網(wǎng)表、Testbench和擴(kuò)展名為SDO或 SDF的標(biāo)準(zhǔn)時延文件。SDO或 SDF的標(biāo)準(zhǔn)時延文件不僅包含門延遲，還包括實際布線延遲，能較好地反映芯片的實際工作情況。一般來說后仿真是必選的，檢查設(shè)計時序與實際的FPGA運(yùn)行情況是否一致，確保設(shè)計的可靠性和穩(wěn)定性。選定了器件分配引腳后在做后仿真。學(xué)號姓名如何理解FPGA設(shè)計中的時序收斂？如何加速時序收斂？時序收斂又稱時序閉合，是指通過在邏輯綜合工具、布局布線工具中指定時序約束條件已經(jīng)行綜合和布局布線，然后分局靜態(tài)時序分析的報告，經(jīng)過優(yōu)化設(shè)計或者修改約束條件后，使設(shè)計滿足時序約束條

14、件。通過以下方法加速時序收斂：a、使用綜合工具提供的參數(shù)選項，尤其是constraint-driven 技術(shù)，可以優(yōu)化設(shè)計網(wǎng)表，提高系統(tǒng)性能；b、為綜合工具指定關(guān)鍵路徑，綜合工具可以提高工作級別，使用更深入的算法，減少關(guān)鍵路徑延遲；c、管腳約束通常在設(shè)計早期就要確定下來，以保證電路板的設(shè)計同步進(jìn)行；d、如果實現(xiàn)后性能目標(biāo)得到滿足則設(shè)計完成，否則施加特定路徑時序約束；e、施加multi-cycle ， false path 和關(guān)鍵路徑約束，實現(xiàn)工具會優(yōu)先考慮這些特定路徑的約束；f 、通過STA驗證和分析時序；g、使用更高級別的Effort Level ；h、可以使用Map-timing 參數(shù)選項

15、針對關(guān)鍵路徑進(jìn)行約束。學(xué)號姓名如何理解FPGA設(shè)計中的亞穩(wěn)態(tài)？如何改善？在進(jìn)行FPGA設(shè)計時，往往只關(guān)心“0”和“1”兩種狀態(tài)。然而在工程實踐中，除了“0”、 “ 1”外還有其他狀態(tài)，亞穩(wěn)態(tài)就是其中之一。亞穩(wěn)態(tài)是指觸發(fā)器或鎖存器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。在亞穩(wěn)態(tài)期間，觸發(fā)器輸出一些中間級電平，甚至可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。亞穩(wěn)態(tài)是異步數(shù)字電路設(shè)計中的固有現(xiàn)象，但是由于其偶發(fā)性和溫度敏感性的特點，在產(chǎn)品前期測試過程中很難發(fā)

16、現(xiàn)。在FPGA設(shè)計中，只要不滿足內(nèi)部觸發(fā)器的建立時間和保持時間要求，就會出現(xiàn)亞穩(wěn)態(tài)。對于一個全同步設(shè)計來說，時鐘和數(shù)據(jù)相位關(guān)系固定，所有觸發(fā)器都由一個時鐘信號驅(qū)動，雖然在不同點也存在相位差別，但開發(fā)工具會通過計算時鐘信號線的走線長度來預(yù)測傳輸延時，并通過時鐘域內(nèi)的時鐘樹綜合算法來求得優(yōu)化的結(jié)構(gòu)，使觸發(fā)器的建立時間和保持時間滿足要求，不出現(xiàn)亞穩(wěn)態(tài)，這也是所有設(shè)計規(guī)范都推薦采用全同步設(shè)計的一個重要原因。但是，實際的系統(tǒng)一般都不只有一個時鐘，而是一個多時鐘系統(tǒng)，例如常見的下行鏈路數(shù)據(jù)復(fù)接設(shè)備，一般是有多少路輸入就有多少個時鐘，因而需要分析其中的異步傳輸路徑并采取緩解措施。改善措施：1 、狀態(tài)機(jī)如果有

17、異步信號輸入，一定要多拍處理異步信號，并且使用安全狀態(tài)機(jī)，任何情況下不可以讓狀態(tài)機(jī)掛死在非法狀態(tài)；2、異步接口不可能做到準(zhǔn)確地定時，在預(yù)算精度時，必須容忍+/-1 拍的延時；3、異步FIFO兩個 TOC o 1-5 h z 時鐘域的地址交互時,使用格雷碼計數(shù)器并多拍處理, 可減低對亞穩(wěn)態(tài)的敏感；4、能用低的頻率實現(xiàn)的功能，不要用高的頻率。頻域較高時，要用三拍或者更多的觸發(fā)器來降低亞穩(wěn)態(tài)的危害5、較陡的信號邊沿（包括數(shù)據(jù)和時鐘）有利于降低發(fā)生亞穩(wěn)態(tài)的概率；6、針對單比特信號異步傳輸?shù)膩喎€(wěn)態(tài)緩解措施，慢時鐘域信號進(jìn)入快時鐘域，兩者周期相差1 倍以上，輸入信號從CLK1時鐘域進(jìn)入到CLK2時鐘域時可

18、以通過兩級觸發(fā)器級聯(lián)的方式來緩解亞穩(wěn)態(tài)，兩者周期相差1 倍以內(nèi)，采用脈沖擴(kuò)展同步電路來緩解亞穩(wěn)態(tài)，快時鐘域信號進(jìn)入慢時鐘域，采用窄脈沖檢測電路來緩解亞穩(wěn)態(tài)；7、針對多比特并行信號異步傳輸?shù)膩喎€(wěn)態(tài)緩解措施，在許多應(yīng)用中，跨時鐘域傳送的不只是簡單的單比特信號，很多時候是并行數(shù)據(jù)信號的跨時鐘域傳輸。針對這種應(yīng)用可以采用異步FIFO或雙口RAM來解決；8、針對異步復(fù)位過程的亞穩(wěn)態(tài)緩解措施，實際電路中，可以采用異步復(fù)位同步釋放的方式來緩解復(fù)位導(dǎo)致亞穩(wěn)態(tài)的影響。學(xué)號姓名請敘述SoPC的概念及設(shè)計方法SoPC（ System on a Programmable Chi）p，即可編程片上系統(tǒng)。用可編程邏輯技術(shù)

19、把整個系統(tǒng)放到一塊硅片上，稱作SOPC?？删幊唐舷到y(tǒng)（SOPC）是一種特殊的嵌入式系統(tǒng)：首先它是片上系統(tǒng)（SOC） ，即由單個芯片完成整個系統(tǒng)的主要邏輯功能；其次，它是可編程系統(tǒng)，具有靈活的設(shè)計方式，可裁減、可擴(kuò)充、可升級，并具備軟硬件在系統(tǒng)可編程的功能。在 SoPC設(shè)計中，一般都含有微處理器，必須有應(yīng)用程序完成數(shù)字計算、信號處理變換、控制決策等功能。因此，在設(shè)計的前期，需要進(jìn)行軟、硬件協(xié)同設(shè)計，以便確定哪些功能是由硬件完成的，哪些功能是由軟件完成的，并且進(jìn)行適當(dāng)劃分。在設(shè)計的中后期，要進(jìn)行軟硬件協(xié)同驗證，即把軟硬件設(shè)計放到一個虛擬的集成環(huán)境中進(jìn)行仿真驗證，以便驗證硬件的性能是否達(dá)到設(shè)計目標(biāo)

20、，軟件功能是否實現(xiàn)設(shè)計要求。SoPC的設(shè)計方法：a、建立硬件平臺，硬件平臺是由一個或多個處理器或外設(shè)連接到處理器總線結(jié)構(gòu)的；b、軟件平臺建立，軟件平臺是軟件驅(qū)動和用于建立應(yīng)用程序的操作系統(tǒng)組成的；c、使用仿真的硬件平臺驗證：驗證硬件平臺的正確功能，設(shè)計人員可以建立一個仿真模型，并且在HDL仿真器上運(yùn)行；d、使用調(diào)試的軟件驗證：調(diào)試嵌入式軟件的基本技術(shù)是加載設(shè)計到所支持的開發(fā)板和使用調(diào)試工具去調(diào)試處理器。設(shè)計人員可以使用指令集仿真器或簡化系統(tǒng)仿真器模型運(yùn)行在主機(jī)上來調(diào)試設(shè)計代碼；e、芯片配置：軟件與硬件平臺建立完成后，設(shè)計人員可以為FPGA建立一個可配置的比特文件。對于原型設(shè)計，當(dāng)連接主機(jī)和芯片

21、時，設(shè)計者可以在下載比特流時，將希望運(yùn)行在嵌入式平臺上的軟件同時下載。學(xué)號姓名10、調(diào)研 Xilinx 公司最新一款FPGA器件，詳細(xì)敘述此款器件的結(jié)構(gòu)、工藝、性能等。調(diào)研FPGA型號：XilinxArtix-7 50T工藝：產(chǎn)品采用針對低功耗高性能精心優(yōu)化的28 nm 工藝技術(shù)，能實現(xiàn)出色的生產(chǎn)率；結(jié)構(gòu)： 10個用戶LED， 12個連接到Pmod， 16 AMS輸入，200 MHz LVCMOS振蕩器（系統(tǒng)時鐘）， 256MB DDR3 SDRAM， 32 KB I2C EEPROM， 32 MB QSPI Flas，h 4個用于電源監(jiān)控電路，5 個用戶按鈕開關(guān)，512b EEPROM，支持

22、SHA-256認(rèn)證引擎， 6 個兼容于Digilent 的 Pmod?接口，支持48 個用戶 I/O 引腳， 8 個用戶 DIP開關(guān)，雙10/100 以太網(wǎng)接口，JTAG 編程/配置端口，配對適應(yīng)雙倍寬度Pmod，作為差分對布線，支持IEEE1588， USB-UART接口，Xilinx PC4和 Digilent SMT2，Xilinx XC7A50T-1FTG256。 C結(jié)構(gòu)圖如下：性能：以低功耗、低成本為特色，它Spartan-6 速度快30%，功耗低一半，價格降低35%；利用基Virtex 系列架構(gòu)FPGA能夠滿足成本敏感型、大批量市場的性能要求；利用內(nèi)置式Gen1x4 PCI Exp

23、ress技術(shù)實現(xiàn) ?3.75Gpbs串行連接功能；絲焊芯片級BGA封裝，實現(xiàn)了小型化和低成本；能滿足電池供電的便攜式超聲波設(shè)備的低功耗高性能需求；能滿足商用數(shù)碼相機(jī)鏡頭控制的小型、低功耗要求；能滿足軍用航空電子和通信設(shè)備嚴(yán)格的SWAP-C大小、 （重量、 功耗和成本）要求； 尺寸、重量和功耗特性都特別符合手持式應(yīng)用的要求，如便攜式超聲波、數(shù)字照相機(jī)控制和軟件定義無線電。學(xué)號姓名40 分）注：此部分實驗的設(shè)計語言、設(shè)計工具任選，只要能滿足設(shè)計要求即可。基本邏輯設(shè)計練習(xí)- 分頻器（15 分）外部輸入頻率為1KHz的基準(zhǔn)時鐘信號，產(chǎn)生一個周期為1 秒的時鐘信號，產(chǎn)生方法請見下圖。設(shè)計要求：要求設(shè)置復(fù)

24、位開關(guān)。當(dāng)按下復(fù)位開關(guān)時，秒表清零并做好計時準(zhǔn)備。在任何情況下只要按下復(fù)位開關(guān)，秒表都要無條件地進(jìn)行復(fù)位操作，即使是在計時過程中也要無條件地進(jìn)行清零操作。要求設(shè)置啟/ 停開關(guān)。當(dāng)按下啟/ 停開關(guān)后，將啟動秒表輸出，當(dāng)再按一下啟 /停開關(guān)時，將終止秒表的輸出。要求采用結(jié)構(gòu)化設(shè)計風(fēng)格描述，即先設(shè)計一個10 分頻電路，再用此電路構(gòu)建秒表電路。請給出完整程序。實驗報告要求：要提交：HDL語言源程序?qū)W號姓名使用ModelSim等仿真工具進(jìn)行設(shè)計仿真，輸出結(jié)果波形圖使用 ISE 進(jìn)行FPGA的綜合與實現(xiàn)，給出設(shè)計結(jié)果分析報告查看FPGA Editor 和 Floorplanner 實現(xiàn)情況1、VHDL源程

25、序:library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity Freq_div is generic(Modulus : in Positive range 2 to Integer High := 5); Port ( Clk_1kHz : in STD_LOGIC;Reset : in STD_LOGIC; en_i : in STD_LOGIC;Clk_1Hz : out STD_LOGIC); end Freq_div;architecture Behavioral of Freq_div is component div_10 isgeneric

26、(n:integer :=10); port (clk:in std_logic;Reset : in STD_LOGIC; en_i : in STD_LOGIC;q:out std_logic); end component;signal clk_100Hz : std_logic := 0;signal clk_10Hz : std_logic := 0;beginu_clk_100Hz : div_10 port map( clk = Clk_1kHz,Reset = Reset, en_i = en_i, q = clk_100Hz );u_clk_10Hz : div_10port

27、 map( clk = clk_100Hz,Reset = Reset, en_i = en_i,北京理工大學(xué)研究生課程試題2016 - 2017 學(xué)年，第一 學(xué)期共 20 頁第 頁學(xué)號姓名q = clk_10Hz );u_clk_1Hz : div_10port map( clk = clk_10Hz,Reset = Reset, en_i = en_i, q = Clk_1Hz );end Behavioral;library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity div_10 isgeneric(n:integer :=10); port (cl

28、k:in std_logic;Reset : in STD_LOGIC; en_i : in STD_LOGIC;q:out std_logic);end div_10;architecture behave of div_10 issignal count :integer range n-1 downto 0:=n-1;beginprocess(clk) beginif Reset = 0 then q = 0;elsif (clkevent and clk=1 and clklast_value =0) then if en_i = 1 thencount=n/2 thenq=0;els

29、eq=1; end if;if count=0 then count=n-1;end if;end if;end if;end process;end behave;學(xué)號姓名2、輸出結(jié)果波形圖3、綜合結(jié)果學(xué)號姓名4、 FPGA Editor實現(xiàn)情況學(xué)號姓名自擬題目（25 分）設(shè)計要求：設(shè)計內(nèi)容可根據(jù)自己的興趣或結(jié)合課題任選，難易程度不限，但不應(yīng)是課堂講義中的實例。從 FPGA設(shè)計工具中（例如ISE 中的CORE Generator）選兩種以上IP 核加入設(shè)計中，至少要用到存儲IP 和 FPGA內(nèi)部時鐘管理單元，其他不限。用 HDL建立測試平臺（Test-Bench ） ，給出兩種仿真測試平臺的

30、源程序，其中一種應(yīng)為TextIO 方式。實驗報告要求：設(shè)計概況，包括設(shè)計內(nèi)容描述、設(shè)計結(jié)構(gòu)框圖、輸入輸出端口定義。所調(diào)用的IP 核的描述。所用FPGA器件的性能描述（系列、型號、資源等）HDL源程序HDL仿真測試源程序，TextIO 的輸入輸出文件。仿真結(jié)果波形圖綜合報告（注：通過加不同約束條件觀察綜合結(jié)果的不同）FPGA的設(shè)計實現(xiàn)（實現(xiàn)結(jié)果、資源利用、性能分析、功耗分析等）個人體會學(xué)號姓名1、設(shè)計概況FIR 濾波器：有限長單位沖激響應(yīng)濾波器，又稱為非遞歸型濾波器，是數(shù)字信號處理系統(tǒng)中最基本的元件，它可以在保證任意幅頻特性的同時具有嚴(yán)格的線性相頻特性，同時其單位抽樣響應(yīng)是有限長的，因而濾波器是

31、穩(wěn)定的系統(tǒng)。因此，F(xiàn)IR濾波器在通信、圖像處理、模式識別等領(lǐng)域都有著廣泛的應(yīng)用。設(shè)計結(jié)構(gòu)框圖如下。IP核描述學(xué)號姓名3、源程序module FirParallel(clk,rst_n, xin,yout);input clk,rst_n;input signed 11:0 xin;output signed 28:0 yout;reg signed 11:0 xin_reg15:0;reg 3:0 i,j;always ( posedge clk or negedge rst_n ) if( !rst_n )beginfor( i=0;i15;i=i+1 )xin_reg i+1 = ,d0;

32、endelsebeginfor( j=0;j15;j=j+1 )xin_reg j+1 = xin_reg j ;xin_reg 0 = xin;endreg signed 12:0 add_reg7:0;always ( posedge clk or negedge rst_n ) if( !rst_n )beginfor(i=0;i8;i=i+1)學(xué)號姓名add_reg i = ,d0;endelsebeginfor( i=0;i8;i=i+1 )add_reg i = xin_reg i 11 ,xin_reg i + xin_reg 15-i 11 ,xin_reg 15-i ; en

33、dwire signed 11:0 coe 7:0 ;wire signed 24:0 mout 7:0 ;assign coe 0 = 12?h0;assign coe 1 = 12?hffd;assign coe 2 = 12?h00f;assign coe 3 = 12?h02e;assign coe 4 = 12?hf8b;assign coe 5 = 12?hef9;assign coe 6 = 12?h24e;assign coe 7 = 12?h7ff;/乘法器核設(shè)置如下：mult u1 (.clock ( clk ),.dataa ( coe 0 ),.datab ( add_

34、reg 0 ),.result ( mout 0 );mult u2 (.clock ( clk ),.dataa ( coe 1 ),.datab ( add_reg 1 ),.result ( mout 1 );mult u3 (.clock ( clk ),.dataa ( coe 2 ),.datab ( add_reg 2 ),.result ( mout 2 );mult u4 (.clock ( clk ),.dataa ( coe 3 ),.datab ( add_reg 3 ),.result ( mout 3 )學(xué)號姓名);mult u5 (.clock ( clk ),.

35、dataa ( coe 4 ),.datab ( add_reg 4 ),.result ( mout 4 );mult u6 (.clock ( clk ),.dataa ( coe 5 ),.datab ( add_reg 5 ),.result ( mout 5 );mult u7 (.clock ( clk ),.dataa ( coe 6 ),.datab ( add_reg 6 ),.result ( mout 6 );mult u8 (.clock ( clk ),.dataa ( coe 7 ),.datab ( add_reg 7 ),.result ( mout 7 );r