cadence 實(shí)驗(yàn)系列7-ic設(shè)計(jì)軟件-tanner sprlvs

1、Cadence 實(shí)驗(yàn)系列7_IC設(shè)計(jì)軟件_Tanner SPR&LVS1standard cell place and route標(biāo)準(zhǔn)組件配置與繞線Layout vs. Schematic版圖電路圖比較器2(2)L-Edit中的SPR部分(3)LVS部分(4)現(xiàn)場演示(1)Tanner 簡介3 Tanner 最大的特點(diǎn)是可用于任何PC機(jī)，不僅具有強(qiáng)大的集成電路設(shè)計(jì)、模擬驗(yàn)證、版圖編輯和自動(dòng)布局布線等功能，而且圖形處理速度快、編輯功能強(qiáng)、通俗易學(xué)、使用方便，實(shí)用于任何個(gè)人進(jìn)行集成電路設(shè)計(jì)。 Tanner 的出現(xiàn)使IC設(shè)計(jì)工具告別價(jià)格昂貴的時(shí)代，告別只有極少數(shù)人才會使用IC設(shè)計(jì)工具的時(shí)代。一套大型

2、EDA設(shè)計(jì)軟件動(dòng)輒幾百萬美元，而一套完整的Tanner在兩萬美元左右。Tanner 簡介4Tanner 設(shè)計(jì)流程用S-Edit編輯電路輸出成Spice文件用T-Spice模擬分析用L-Edit繪制布局圖設(shè)計(jì)規(guī)則檢查生成Spice文件用T-Spice模擬分析用LVS對比轉(zhuǎn)成GDSII文件格式NYNYNYYN5L-Edit的五個(gè)子模塊DRC (設(shè)計(jì)規(guī)則檢查)可以用來有效地對集成電路版圖進(jìn)行設(shè)計(jì)規(guī)則檢查SPR （標(biāo)準(zhǔn)單元布線）可以靈活地進(jìn)行主要是用標(biāo)準(zhǔn)單元的集成電路版圖的自動(dòng)布圖布線Extract（版圖提取）用來提取版圖的SPICE網(wǎng)表，以便驗(yàn)證版圖設(shè)計(jì)的正確性Cross Section Viewe

3、r（剖面觀察器）用來產(chǎn)生版圖設(shè)計(jì)中的不同部分或元件的剖面UPI（用戶編程界面）用來擴(kuò)展L-Edit的功能， L-Edit帶有160個(gè)左右的UPI函數(shù)，可 以編制各種UPI宏6L-Edit SPR的設(shè)計(jì)的流程圖7簡介標(biāo)準(zhǔn)組件配置與繞線（簡稱SPR）是L-edit的布圖布線功能中的一個(gè)模塊，用標(biāo)準(zhǔn)單元做基本構(gòu)件進(jìn)行自動(dòng)布圖布線設(shè)計(jì)。SPR模塊包括三個(gè)子模塊：1. 用來生成內(nèi)核單元的內(nèi)核布圖布線模塊(core generation)2. 產(chǎn)生輸入輸出焊墊框架的焊墊框架產(chǎn)生器(padframe generation)3. 用來連接內(nèi)核單元和焊墊框架二者的焊墊布線模塊(pad routing)這三個(gè)子模

4、塊都有相對的獨(dú)立性，可以獨(dú)立運(yùn)行，也可以協(xié)同運(yùn)行。8SPR完成布圖布線的過程SPR分三步完成布圖布線： 1。先產(chǎn)生電路的內(nèi)核單元 2。再產(chǎn)生焊墊框架 3。接著在內(nèi)核和焊架框架中的焊墊間完成布線。9SPR設(shè)定選擇ToolsSPRSetup命令，有兩個(gè)文件需要設(shè)定，一個(gè)是標(biāo)準(zhǔn)組件庫所在的文件（*.tdb），另一個(gè)是由S-edit設(shè)計(jì)好的電路模塊所輸出的Netlists文件（*.tpr），只有設(shè)定完這兩個(gè)文件，才能讓L-edit根據(jù)電路圖模塊所輸出的Netlist文件從指定標(biāo)準(zhǔn)庫中找出相同名稱的對應(yīng)組件，進(jìn)行自動(dòng)擺放繞線。10更新SPR設(shè)置與網(wǎng)表文件，使之保持一致SPR三個(gè)子模塊的設(shè)定11i）電路核

5、心設(shè)定(Core Setup)包括核心單元圖層、全局信號、布局、輸入輸出信號等設(shè)置選項(xiàng)。如無特殊要求，清除I/O Signals里的所有信號。12ii）焊墊框架設(shè)定（Padframe Setup）包括常規(guī)和版圖設(shè)定。如無特殊要求，清除Layout里的所有Pad。13iii）焊墊繞線設(shè)定（Pad Route Setup）包括常規(guī)、圖層、設(shè)計(jì)規(guī)則、內(nèi)核信號、焊墊框信號的設(shè)定。如無特殊要求，清除Core Signals和Padframe Signals里的所有信號。SPR形成的組件名稱14執(zhí)行SPR執(zhí)行ToolsSPRPlace and Route命令單擊Run按鈕15隨后出現(xiàn)自動(dòng)繞線布局的結(jié)果，如

6、圖所示。16繞線結(jié)果會產(chǎn)生好幾個(gè)組件，可以用ViewDesign Navigator命令，單擊展開全部的功能按鈕，觀看各組件的層次關(guān)系。17將此布局圖進(jìn)行SPICE網(wǎng)表轉(zhuǎn)化（*.spc文件）執(zhí)行ToolsExtract命令，輸入設(shè)定內(nèi)容，單擊Run按鈕18由于不同流程有不同特性，在Output選項(xiàng)卡中可引入組件的模型文件，此模型文件包括電容電阻系數(shù)等數(shù)據(jù)，可供T-spice模擬之用。圖中引用1.25um的CMOS流程組件模型文件m12_125.md。19轉(zhuǎn)化結(jié)果可用文件編輯器查看。20LVS（Layout vs. Schematic）電路版圖比較器21簡介LVS是一種網(wǎng)表比較工具，用來比較布局

7、圖和電路圖所描述的電路是否相同。要進(jìn)行LVS對比需要的兩個(gè)SPICE網(wǎng)表，一個(gè)是從S-edit繪制的電路圖輸出的結(jié)果（*.sp文件），另一個(gè)是從L-edit布局圖轉(zhuǎn)化出的結(jié)果（*.spc文件）判別它們是否描述同一個(gè)電路。在Tanner工具中，在S-edit中的電路圖可以用SPICE網(wǎng)表形式輸出；在L-Edit中的版圖可以用網(wǎng)表提取程序提取SPICE網(wǎng)表，再用LVS比較這兩個(gè)網(wǎng)表，就可以實(shí)現(xiàn)電路圖與版圖得比較。22由S-Edit設(shè)計(jì)的電路可以用模擬電路圖輸出的網(wǎng)表的方法驗(yàn)證電路圖的正確性，用設(shè)計(jì)正確的電路圖的網(wǎng)表與從版圖提取的網(wǎng)表比較，就可以判斷版圖設(shè)計(jì)的正確性。當(dāng)兩個(gè)網(wǎng)表不一致時(shí)，LVS還能幫

8、助確認(rèn)和改正版圖中的錯(cuò)誤，這是LVS的最大用處。用這種方法，還可以判別兩個(gè)電路圖或兩個(gè)版圖是否實(shí)現(xiàn)同一個(gè)電路。23LVS的特點(diǎn)SPICE輸入格式 LVS接受諸如NetTran和L-Edit產(chǎn)生的標(biāo)準(zhǔn)SPICE格式網(wǎng)表。自同構(gòu)的決斷 LVS可以確認(rèn)自同構(gòu)類型，自同構(gòu)類型是指一組不能相互區(qū)分的元件或節(jié)點(diǎn)（例如并聯(lián)的元件），為了決斷自同構(gòu)類型，LVS可以使用用戶提供的預(yù)匹配信息或運(yùn)行細(xì)致試匹配24參數(shù)比較 LVS使用拓?fù)洌ㄔ?，連接的數(shù)目），參數(shù)（電阻值，電容量），以及幾何形狀（面積，長度，寬度）信息來比較網(wǎng)表，可以規(guī)定允許的兩個(gè)待比較量的容差范圍，參數(shù)和幾何形狀比較的容差可以不同。碎片現(xiàn)象的確定

9、當(dāng)兩個(gè)網(wǎng)表不等同時(shí)，LVS可以確定為決斷的節(jié)點(diǎn)和元件，并能協(xié)助找出它們在電路圖或版圖上的位置 LVS的特點(diǎn)25LVS程序界面圖標(biāo)題欄菜單欄工具欄狀態(tài)欄26操作流程：(2)建立新文件（*.vdb文件）(3)設(shè)定對比的文件、參數(shù)等等(4)電路對比(1)進(jìn)入LVS27（1）打開LVS程序（2）打開要進(jìn)行對比的兩個(gè)網(wǎng)表文件：選擇，在“文件類型”下拉列表選擇“Spice Files（*.sp*）”,如圖。（注意：需英文路徑）28（3）修改文件：將兩個(gè)網(wǎng)表文件的.include的設(shè)定設(shè)為相同并保存，如下圖所示。29（4）打開LVS新文件（vdb格式） 執(zhí)行 setup（5）文件設(shè)定：在Setup1對話框中

10、有很多項(xiàng)目需要設(shè)定，包括要對比的文件名稱、對比結(jié)果的報(bào)告文件、要對比的項(xiàng)目等。30Input選項(xiàng)卡，選擇待比較的電路圖和版圖的網(wǎng)表文件。31Output選項(xiàng)卡，選擇輸出LVS結(jié)果的文件名稱和路徑及顯示選項(xiàng)。32 Device Parameters選項(xiàng)卡，可自由選擇多種方式來比較網(wǎng)表，可以規(guī)定允許的兩個(gè)待比較量的容差范圍。電容電感電阻值的比較MOSFET組件的幾何參數(shù)non-MOSFET半導(dǎo)體器件的面積參數(shù)輸電線路參數(shù)容差范圍33Merge Devices選項(xiàng)卡中，可選擇在LVS對比之前將某些相似的系列器件或并聯(lián)的器件合并，以減少各自電路中器件的數(shù)目來降低可能存在的模糊性。34Parasitics選項(xiàng)，可幫助LVS在比較兩個(gè)網(wǎng)表之前去掉寄生電容和寄生電阻的影響。排除小于或大于某值的電阻排除小于或大于某值的電容排除某一具體的器件模塊35Performance選項(xiàng)，指導(dǎo)LVS迭代的過程。常規(guī)迭代：考慮扇出和元件類別快速迭代：只考慮扇出36（6）存儲文件 執(zhí)行命令，否則無法進(jìn)行下一步的對比。（7）執(zhí)行對比 執(zhí)行Verification-Run命令，或點(diǎn)擊工具欄的 這個(gè)按鈕 程序隨后給出對比結(jié)果，若兩個(gè)文件不完全相等，如組件參數(shù)不同等原因，則會出現(xiàn)Warning或E