使用Allegro的DDR2分析講座

1、使用Allegro的DDR2分析講座作者：Golden Qian日期：2007-11-81：概要近些年，隨著存儲(chǔ)器接口的高速化，在接受端如何保證信號(hào)完整性和時(shí)序的要求 變的困難。特別是DDR2，隨著數(shù)據(jù)傳輸?shù)奶岣?，延遲和設(shè)計(jì)容差的減少，僅僅 幾十個(gè)PS的建立時(shí)間，保持時(shí)間，skew時(shí)間，使設(shè)計(jì)越來(lái)越復(fù)雜。這里，我們 就介紹下DDR2設(shè)計(jì)的 簡(jiǎn)單原理，以及如何使用ALLEGRO對(duì)DDR2進(jìn)行仿真。2： DDR2設(shè)計(jì)課題CTRLCLKDQDOS1.源同步方式自DDR SDRAM以來(lái)，由傳統(tǒng)的同步時(shí)鐘方式，轉(zhuǎn)變成在時(shí)鐘的上升沿和下降沿同 時(shí)進(jìn)行數(shù)據(jù)采樣的方式，由于這種方式，BUS數(shù)據(jù)的傳輸速率才有可

2、能得到提高， 不過(guò)，設(shè)計(jì)的延遲和時(shí)序要求更嚴(yán)格了。ComponentSetupHoldUnitsCommentsTotal budget1,8751,875ps266MHz period = 3.75ns half periodTransmitter skew-790-790psVendor data sheetReceive skew-500-500psVendor data sheetBoard skew budget585585psSkew available for the board圖圖2: 一般的時(shí)序要求參考文獻(xiàn)Technical Note DDR SDRAM Point-to-P

3、oint Simulation ProcessMicron Technology,Inc根據(jù)Micron公司的資料，數(shù)據(jù)率為533Mbps的DDR2，大約有585ps左右板級(jí)的 設(shè)計(jì)budget,如果扣除信號(hào)完整性和電源完整性的budget以后，可供給線路延 遲的budget僅有30ps左右，僅使用數(shù)據(jù)線等長(zhǎng)操作，已不能符合要求。同時(shí)，從DDR2采用了的機(jī)能之一ODT(On-Die Termination)。所謂ODT，是 在DRAM內(nèi)部有終端電阻，DRAM是主動(dòng)的狀態(tài)的時(shí)候啟動(dòng)ODT，是待機(jī)狀態(tài)的時(shí) 候ODT關(guān)閉的機(jī)能。根據(jù)這個(gè)，能降低信號(hào)的反射，提高信號(hào)質(zhì)量，降低功耗。 不過(guò)，最適合的終端

4、電阻器的驗(yàn)證變成必要。圖3： ODT的結(jié)構(gòu)3： DDR設(shè)計(jì)流程 下圖為設(shè)計(jì)中有DDR2的印刷電路板的設(shè)計(jì)流程。圖4： DDR2的印刷電路板的設(shè)計(jì)流程該圖表明了信號(hào)完整性和電源完整性的分析和布局布線的協(xié)調(diào)關(guān)系。4： DDR2分析過(guò)程的說(shuō)明4.1阻抗設(shè)計(jì)為了掌握反射和傳輸損耗的影響，需要在基板設(shè)計(jì)的初期階段，確認(rèn)基板制造廠 可制造的層構(gòu)成，進(jìn)行阻抗設(shè)計(jì)。關(guān)于阻抗設(shè)計(jì)手法，請(qǐng)參看使用了 Allegro 的特性阻抗講座。4.2電源噪音分析對(duì)于像DDR2這樣對(duì)電源噪聲要求嚴(yán)格的設(shè)計(jì)，必須關(guān)注電源噪音(Vref噪音)的 現(xiàn)象，如不選擇和配置最適合的bypass capacitor，穩(wěn)定電源信號(hào)，設(shè)計(jì)質(zhì)量

5、將不能確保，無(wú)法滿足設(shè)計(jì)要求。關(guān)于電源噪音分析手法，請(qǐng)確認(rèn)使用了 Allegro的電源噪音分析講座。4.3板前分析需要在布線前，進(jìn)行模擬，進(jìn)行最后拓?fù)浣Y(jié)構(gòu)等的電路驗(yàn)證，網(wǎng)絡(luò)附加的約束條 件的驗(yàn)證。4.3.1串話分析像DDR2這樣的高速信號(hào)傳輸，由于串?dāng)_噪聲，波形的失真和延時(shí)變得嚴(yán)重。 需要進(jìn)行仿真設(shè)計(jì)，考慮使用的材料和疊層構(gòu)成，決定最大并行線路長(zhǎng)度和最小 導(dǎo)線spacing的規(guī)則，分配給關(guān)鍵網(wǎng)絡(luò)。關(guān)于串?dāng)_分析方法，請(qǐng)參考使用了 Allegro的串話分析講座。4.3.2線路拓?fù)潋?yàn)證（反射分析）在布線前進(jìn)行信號(hào)的反射仿真，布局設(shè)計(jì)后的驗(yàn)證等工作，對(duì)于象 DDR2 一樣的高速信號(hào)變成不可缺少。關(guān)于反

6、射分析手法，請(qǐng)參考使用了 Allegro 的信號(hào)的反射分析講座。4.4 設(shè)計(jì)規(guī)則設(shè)定DDR2設(shè)計(jì)，為了滿足嚴(yán)格的時(shí)序要求，為了控制信號(hào)的延遲時(shí)間，布線變得非 常重要。印刷電路板，因?yàn)楦鲗有盘?hào)的傳達(dá)速度不同，不同線路嚴(yán)格控制延遲時(shí) 間。因此，需要對(duì)網(wǎng)絡(luò)設(shè)定延遲規(guī)則，手動(dòng)布線和自動(dòng)布線時(shí)候?qū)崟r(shí)地能進(jìn)行規(guī) 則檢查。1：使用Electrical CSet，對(duì)網(wǎng)絡(luò)制作延遲規(guī)則。2：把制作的延遲規(guī)則分配給相同的網(wǎng)絡(luò)。3：布局布線A:手動(dòng)布線圖7：手動(dòng)布線被指定規(guī)則的網(wǎng)絡(luò)，在手動(dòng)布線的時(shí)候，左下方的顯示DRC顯示框，紅色代表沒(méi) 有滿足設(shè)計(jì)規(guī)則，綠色代表滿足設(shè)計(jì)規(guī)則。B:自動(dòng)布線：有規(guī)則分配了的網(wǎng)絡(luò)，線路在自

7、動(dòng)布線的時(shí)候，會(huì)根據(jù)有關(guān)規(guī)則的進(jìn)行計(jì)算布線。圖8 ：自動(dòng)布線4.5板后分析: 如果布線完成了，要進(jìn)行作為板后驗(yàn)證工作，包含了以下內(nèi)容，需要確認(rèn)轉(zhuǎn)換速率和下降， 孔徑大小由于在布線產(chǎn)生的反射 和傳輸損耗位組合的碼間干涉（ISI）時(shí)鐘跳動(dòng)ODT(On-Die Terminations)以下，關(guān)于在Allegro的DDR2分析手法簡(jiǎn)單地說(shuō)明1：使用Allegro的同步BUS分析功能，設(shè)定了的巴士對(duì)應(yīng)的時(shí)鐘信號(hào)。首先開(kāi) 始進(jìn)行bus的定義：圖9： BUS信號(hào)的定義2：進(jìn)行BUS的選擇和存儲(chǔ)器的buffer模型的選擇。圖10： Buffer模型的選擇3：設(shè)定和BUS關(guān)聯(lián)的時(shí)鐘/閘門網(wǎng)絡(luò)。圖11:時(shí)鐘/閘

8、門網(wǎng)絡(luò)的分配4：設(shè)定時(shí)鐘/閘門網(wǎng)絡(luò)和BUS的網(wǎng)絡(luò)的對(duì)應(yīng)關(guān)系。圖12：.時(shí)鐘網(wǎng)絡(luò)和BUS的對(duì)應(yīng)關(guān)系5：對(duì)BUS網(wǎng)絡(luò)和時(shí)鐘/閘門網(wǎng)絡(luò)進(jìn)行激勵(lì)源的設(shè)定。圖13：指定激勵(lì)源6:如果設(shè)定完成，可以實(shí)施仿真，驗(yàn)證結(jié)果。*進(jìn)行由于線路的反射和損失，ODT的阻抗的驗(yàn)證，信號(hào)的反射分析，用眼圖來(lái)表示，進(jìn)行 多種ODT方式的反射和損耗的驗(yàn)證。圖14： ODT的驗(yàn)證*碼間干涉(ISI) 時(shí)鐘跳動(dòng)確認(rèn)時(shí)鐘跳動(dòng)和碼間干涉(ISI)對(duì)波形帶來(lái)的影響。SF POSTUI2 C8 Aclhc Hcv:LN !牌心Vih(AC)Vih(DCDVrefVlKDC)VlKAOTliut |iuj圖15：碼間干涉(ISI)的驗(yàn)證*進(jìn)

9、行數(shù)據(jù)有效眼圖的確認(rèn) 信號(hào)的反射分析，根據(jù)眼圖的顯示，進(jìn)行有效窗的測(cè)量。VihUC)Vih(DO Vref Vii(DC) V1KAC3T urE 可E_pp5ruipib)R_TJQI%卜PCflTI U2 Aclhc Rcvr Si FCtSTU9 廣胃糧I，.!J圖16：反射眼圖的驗(yàn)證* Setup/ Hold 時(shí)間SDRAM的Setup/Hold時(shí)間，標(biāo)準(zhǔn)以使用轉(zhuǎn)換速率1.0v/ns的輸入信號(hào)。晶體管從High要改 換為L(zhǎng)ow，需要那個(gè)晶體管的門一定量的電荷積蓄，這個(gè)電荷相當(dāng)于1.0v/ns曲線下面的電 荷。圖17：標(biāo)準(zhǔn)的轉(zhuǎn)換速率*可是實(shí)際的設(shè)計(jì)，既有比轉(zhuǎn)換速率1.0v/ns快的情況又

10、有慢的情況。這樣的情況，按照設(shè)計(jì)轉(zhuǎn)換速率需要分析。信號(hào)轉(zhuǎn)換速率快的情況，信號(hào)為了開(kāi)關(guān)領(lǐng)域(Setup條件，從Vref到Vih(ac)間，Hold條件 從Vil(dc)Vref間)非常快地變遷，要達(dá)成與1.0v/ns的轉(zhuǎn)換速率信號(hào)同樣的電荷領(lǐng)域，需 要+At的時(shí)間。圖18：快的轉(zhuǎn)換速率* 信號(hào)轉(zhuǎn)換速率慢的情況，為了信號(hào)在開(kāi)關(guān)領(lǐng)域變遷非?；ㄙM(fèi)時(shí)間，要達(dá)成與1.0v/ns 的轉(zhuǎn)換速率信號(hào)同樣的電荷領(lǐng)域，需要-At的下降時(shí)間。圖19：慢的轉(zhuǎn)換速率*Allegro模擬結(jié)果，能用報(bào)告給出最大Setup/Hold時(shí)間。圖20：分析報(bào)告圖 21： Address/command/control 信號(hào)的時(shí)序表格圖22： data信號(hào)的時(shí)序表格5：小結(jié)針對(duì)DDR2的設(shè)計(jì)，需要采用仿真模擬，進(jìn)行的信號(hào)完整性和電源完整性的驗(yàn)證，并滿足嚴(yán) 厲的時(shí)序要求。下面是需要在仿真中考慮的因素：與阻抗不連續(xù)電源噪音串?dāng)_反射延遲BUS同步符號(hào)間干涉(ISI)時(shí)鐘跳動(dòng)ODTSetup/Hold 時(shí)間使用Allegro設(shè)計(jì)DDR2基板的經(jīng)驗(yàn)技術(shù)的詳細(xì)設(shè)計(jì)套件分析數(shù)據(jù)，免費(fèi)下載DDR設(shè)計(jì) 套件： HYPERLIN