四選一多路選擇器實驗報告

1、實驗報告姓名學號實驗組實驗時間指導教師成績實驗項目名稱四選一多路選擇器實驗目的1學習組合邏輯電路、編碼器的功能與定義，學習Verilog和VHD語言.熟悉利用Quartus II開發(fā)數(shù)子電路的基本流程和Quartus II軟件的相關(guān) 操作.學會使用Vector Wave波形仿真實驗要求按照老師的要求完成實驗，編寫實驗報告實驗原理選擇器常用于數(shù)字信號的切換四選-選擇器可以用尸4路信號的切換。四選一 選擇器有4個輸入端inputO、1、2、3.兩個信號控制端a,b及一信號輸出端y。 當a,b輸入不同的選擇信號時 就可嘆使input0-input3中的一個輸入信號與輸出y端口接通。用撥碼開關(guān)作四位數(shù)

2、據(jù)及兩位控制端的輸入 LED作輸出通過撥碼開關(guān)組成控制輸入端S1和S0不同組合觀察LED與數(shù)據(jù)輸入端a,b,c,d的關(guān)系驗證4選一數(shù)據(jù)選擇器設(shè)計的正確性。實驗儀on 器軟件：Altera Quartus II 9.0集成開發(fā)環(huán)境。學院：電氣工程學院專業(yè)：電子信息工程班級:1.選擇“開始”一斯有程序”“ AlteraQuartus II 9.0Quartus II 9.0(32bit )”，啟動軟件。2.選擇“ File ”“ New Project Wizard ”，出現(xiàn) “Introduction ”頁面，如圖所示，該頁面介紹所要完成的具體任務。實 3.單擊“ Next”按鈕，進入工程名稱的

3、設(shè)定、工作目錄的選擇。驗 4.在對話框中第一行選擇工程路徑；第一行輸入工程名，第二行輸入頂層文件的實體名驟6.新建設(shè)計文件，選擇“File|New ” ，在NeW寸話框中選擇Device DesignFiles下的Verilog File，單擊OK完成新建設(shè)計文件。在新建設(shè)計文件中輸入Verilog程序.結(jié)果仿真編寫四選一電路的VHDL弋碼并仿真，編譯下載驗證一：實驗程序：LIBRARY IEEE;USE IEEE. STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT (in put: IN STD_LOGIC_VECTOR (3 DOWNTO 0)sel: IN ST

4、D_LOGIC_VECTOR (1 DOWNTO 0);y： OUT STD_LOGIC);END mux4 ;ARCHITECTURE rtl OF mux4 ISBEGINPROCESS (input， sel)BEGINIF (sel= 00”) THENy= in put (0);ELSIF (sel= 01”)THENy= in put (1);ELSIF (sel= 10” THEN y= in put (2)；ELSEyGTC_VECTOR (3 DCffiiTC Q; apIA STDAtMIC?ysOOT STDALCGICJjl E=iD ENTITYS ARTHTTEZT

5、TTRH rtl CF ir： Aj4al 15 SIGNAL 5elsSTD_LGIC-_VECTOR (1 BWNTO 3 MBE3IN-FRCCE55 (znpUT； . aeL) 1.5- BEGItfIF S*l-0O*)ZMEMinput y-iripuiC! (l)i 二EASXFIael-10*P THa y-inpuiE 八2 )j 匕蘭 E yc-l npuE ( 3) ?END IFJEND PR&CE33：ARCHITECTTURE Ml：二：波形圖:Sr. nrj； -r i h ，一“了六-r r f tI It rImmTWJTJwmwfirnmmiTWETmwnjTmuiLTLfULrmrLnnrLnnfuifiKnfinjuyvirLnjuuiTLrL_.n n nrLTLrLTTTTTTrmjTTTTmrjiit叩ju本次實驗學習了組合邏輯電路、編碼器的功能與定義，學習了 Verilog和VHD語言，同時熟悉了利用Quartus II開發(fā)數(shù)字電路的基本流程和Quartus II軟 實件的相關(guān)操作，