匯編與接口精品課件

1、匯編與接口第1頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 模入模出通道的基本組成： 模入通道：以A/D為核心，經(jīng)傳感器、前置放大、濾波、（多路開關(guān)）、S/H、A/D、I/O接口； 模出通道：以D/A為核心，經(jīng)輸出鎖存器、低通濾波圓滑、功放驅(qū)動(dòng)。8.1 A/D轉(zhuǎn)換和D/A轉(zhuǎn)換過程 圖8.3 A/D轉(zhuǎn)換和D/A應(yīng)用實(shí)例 第2頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 無論是A/D還是D/A，其理想的輸入輸出關(guān)系都為正比例關(guān)系。在轉(zhuǎn)換器應(yīng)用中，通常采用歸一化的表示方法，即將數(shù)碼表示為滿刻度模擬量值的一個(gè)分?jǐn)?shù)值。例如數(shù)字111經(jīng)DAC轉(zhuǎn)換為7/8 FSR（滿刻度值）。數(shù)字的

2、最低有效位所對(duì)應(yīng)的模擬值常用LSB表示，其值為n LSB。圖8.2 3位單級(jí)性二進(jìn)制與轉(zhuǎn)換器的轉(zhuǎn)換關(guān)系 第3頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四82 D/A轉(zhuǎn)換器的輸出及性能參數(shù) 821 數(shù)/模轉(zhuǎn)換基本原理 D/A轉(zhuǎn)換器是接收數(shù)字信號(hào)，輸出一個(gè)與輸入數(shù)字值成比例的電流或電壓信號(hào)。 1T型電阻解碼網(wǎng)絡(luò)D/A轉(zhuǎn)換原理 圖8.8 T型電阻解碼網(wǎng)絡(luò)轉(zhuǎn)換電路 第4頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 D/A轉(zhuǎn)換器輸出電壓VOUT為 ：第5頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 2D/A轉(zhuǎn)換器基本輸出電路 單極性輸出：由放大器的接法可控制反相或同相

3、輸出。 第6頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 2D/A轉(zhuǎn)換器基本輸出電路 雙極性輸出：?jiǎn)螛O性D/A轉(zhuǎn)換器可以轉(zhuǎn)換為雙極性的轉(zhuǎn)換器。常用的表示雙極性的編碼有原碼、補(bǔ)碼、BCD碼和偏移二進(jìn)制碼等幾種，但最方便的是偏移二進(jìn)制碼。 圖8.10 D/A轉(zhuǎn)換器偏移二進(jìn)制碼雙極性電壓輸出 (P426表8.2數(shù)字量與模擬量之間的關(guān)系)第7頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 822 D/A的性能參數(shù)和術(shù)語 1分辨率(Resolution) 分辨率是指最小輸出電壓V0與最大輸出電壓V0(2n-1)之比1/（2n-1）。這個(gè)參數(shù)表明DAC對(duì)模擬值的分辨能力，通常用二進(jìn)制

4、數(shù)的位數(shù)表示，如分辨率為8位的D/A能給出滿量程電壓的8(1/256)的分辨能力。二進(jìn)制數(shù)的位數(shù)越多，分辨率就越高。 2精度(Accuracy) 精確是指D/A轉(zhuǎn)換器實(shí)際輸出電壓與理論值之間的誤差，分為絕對(duì)精度和相對(duì)精度。 第8頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 3線性誤差 (Linearity Error) 或稱非線性度。指實(shí)際轉(zhuǎn)換特性與理想的轉(zhuǎn)換特性之間的偏差， 通常以LSB的分?jǐn)?shù)值的形式給出。好的D/A的線性誤差不應(yīng)大于LSB。 4建立時(shí)間(Settling Time) 在數(shù)字輸入端發(fā)生滿量程碼的變化以后，D/A的模擬輸出穩(wěn)定到最終值LSB時(shí)，所需要的時(shí)間。第9頁，

5、共29頁，2022年，5月20日，8點(diǎn)47分，星期四 目前廣泛應(yīng)用的D/A轉(zhuǎn)換器是集成化的單一芯片，簡(jiǎn)稱DAC。 是在基本電阻網(wǎng)絡(luò)的基礎(chǔ)上，在芯片內(nèi)部加入其它功能單元，如：數(shù)據(jù)輸入鎖存器、參考電流源等。但求和單元（輸出運(yùn)算放大器）大都在DAC芯片之外，由用戶連接。圖8.12 D/A芯片簡(jiǎn)化結(jié)構(gòu)圖 不同廠家設(shè)計(jì)生產(chǎn)出多種類型、多功能的D/A芯片 。83 數(shù)模轉(zhuǎn)換芯片及接口技術(shù)第10頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 831 DAC0832 DAC0832是采用CMOS工藝、R2R倒T型電阻解碼網(wǎng)絡(luò)和電流輸出型8位數(shù)/模轉(zhuǎn)換芯片。數(shù)字輸入端具有雙重緩沖功能，可以雙緩沖、單緩沖

6、或直接輸入，特別適用于要求幾個(gè)模擬量同時(shí)輸出的場(chǎng)合，與微處理器接口很方便， 1主要技術(shù)指標(biāo) 分辨率為8位 建立時(shí)間為1s 滿刻度誤差為 LSB 增益溫度系數(shù)為20106/C 輸入TTL電平兼容 功耗為20mW 電流輸出型第11頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 2DAC0832引腳 3DAC0832內(nèi)部結(jié)構(gòu) （ILE：輸入鎖存信號(hào)，XFER：傳送控制信號(hào)。）第12頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 （1）DAC0832的數(shù)字接口及工作方式 內(nèi)部有兩個(gè)數(shù)據(jù)緩沖寄存器，可工作在單緩沖或雙緩沖方式。 當(dāng)CS、WR1為低電平，ILE為高電平時(shí)，輸入寄存器的輸

7、出Q跟隨輸入D變化直通，當(dāng)這三個(gè)控制信號(hào)任一個(gè)無效，輸入數(shù)據(jù)立刻被鎖存。 當(dāng)XFER和WR2都為低時(shí)，8位DAC寄存器的輸出Q跟隨輸入D變化直通，若任一變高，輸入數(shù)據(jù)被鎖存。 第13頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四DAC0832的兩種工作方式： 雙緩沖方式：MPU要對(duì)DAC進(jìn)行兩步寫操作： 第一步，把數(shù)據(jù)寫入輸入寄存器； 第二步，把輸入寄存器的內(nèi)容寫入DAC寄存器。 一般接法： ILE固定為高電平， WR1、WR2接MPU的IOW； CS、XFER分別接兩個(gè)端口的地址譯碼器。第14頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 雙緩沖方式的優(yōu)點(diǎn)：DAC0832

8、的數(shù)據(jù)接收和啟動(dòng)轉(zhuǎn)換可異步進(jìn)行（D/A轉(zhuǎn)換的同時(shí)，進(jìn)行下一數(shù)據(jù)的接收，以提高模出通道的轉(zhuǎn)換速率）。更重要的是，多個(gè)模出提到可同時(shí)進(jìn)行D/A轉(zhuǎn)換。圖8.14 3個(gè)模擬量同時(shí)輸出連接圖 第15頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 單緩沖方式：使兩個(gè)寄存器中的任一個(gè)處于直通狀態(tài)，另一個(gè)受控于寄存器鎖存命令LE。 一般是使DAC寄存器處于直通狀態(tài)，WR2和XFER都接數(shù)字地。數(shù)據(jù)一寫入DAC芯片，就立即進(jìn)行D/A轉(zhuǎn)換，可減少一條輸出指令，在不要求多個(gè)模出通道同時(shí)刷新模擬輸出時(shí)普遍采用。 第16頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 （2）DAC0832的模擬輸出

9、DAC0832的模擬輸出為電流形式IOUT1 和IOUT2。因此需使用運(yùn)算放大器將電流輸出轉(zhuǎn)換為電壓輸出。根據(jù)輸入數(shù)字量的不同，電壓輸出又分為單極性輸出和雙極性輸出 單極性輸出： 圖8.15 單極性輸出接線圖 VREF可以是穩(wěn)定的直流電壓，也可以是從10V到10V之間的可變電壓。VOUT的極性與VREF相反，其數(shù)值由輸入的數(shù)字和VREF決定。 R1用于零校準(zhǔn)，R2用于滿度增益校準(zhǔn)。 第17頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 雙極性輸出。當(dāng)輸入為雙極性數(shù)字(偏移二進(jìn)制碼)時(shí)，如圖8.16 所示的電路接法可得到雙極性輸出。圖8.16 雙極性輸出接線圖 第18頁，共29頁，20

10、22年，5月20日，8點(diǎn)47分，星期四 4MPU與DAC0832接口 DAC0832本身具有的數(shù)據(jù)鎖存器使之與MPU的接口很簡(jiǎn)單，只需外加地址譯碼給出片選信號(hào)即可。圖8.17所示是單緩沖工作方式的一種接法。CS和XFER接在地址譯碼的同一個(gè)輸出端上，把WR1和WR2接同一個(gè)控制信號(hào)IOW，ILE接5V。微處理器只要執(zhí)行輸出指令 OUT 81H，AL即可把累加器AL中的數(shù)據(jù)送入DAC0832進(jìn)行轉(zhuǎn)換輸入。 圖8.17 CPU與DAC0832接口 第19頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 8.3.2 DAC1210/1209/1208系列D/A轉(zhuǎn)換器及接口 1主要技術(shù)指標(biāo) D

11、AC1210/1209/1208都是12位D/A轉(zhuǎn)換器，主要區(qū)別是線性誤差不同，主要指標(biāo)為： 分辨率12位。 電流建立時(shí)間1s。 線性誤差DAC1210為0.05%VFS，DAC1209為0.024% VFS，DAC1208為0.012% VFS。 輸入邏輯電平與TTI電平兼容。 具有雙緩沖數(shù)據(jù)鎖存器，可接成雙緩沖或直接數(shù)字輸入。 單電源515V，低功耗20mW，參考電壓VREF為一1010V。 電流輸出型。第20頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 2引腳 3內(nèi)部結(jié)構(gòu) 圖8.18 DAC1210/1209/1208引腳及結(jié)構(gòu)圖 第21頁，共29頁，2022年，5月20日，

12、8點(diǎn)47分，星期四 4工作方式(兩種：?jiǎn)尉彌_與雙緩沖方式) （1）單緩沖方式： CS與XFER連接（接譯碼輸出），WR1與 WR2聯(lián)接（接IOW），BYTE1/ BYTE2接5，同時(shí)選通輸入鎖存器和DAC寄存器，數(shù)據(jù)可直接送入DAC寄存器。 適用于與12位以上的數(shù)據(jù)線DB相接的情況（占用一個(gè)端口地址）。圖8.20 單緩沖時(shí)序圖 圖8.19 單緩沖連線圖 第22頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 （ 2）雙緩沖工作方式 雙緩沖工作方式是將輸入數(shù)據(jù)經(jīng)兩級(jí)鎖存器傳送給D/A轉(zhuǎn)換器。也就是將輸入鎖存器和DAC寄存器看作兩個(gè)端口分別予以控制。 主要用于與8位數(shù)據(jù)總線相連，12位數(shù)據(jù)

13、分兩步送入高8位鎖存器和低4位鎖存器，然后由XFER控制，一起送DAC寄存器。（占用三個(gè)端口地址）圖8.21 8位數(shù)據(jù)總線連接方式 圖8.22 雙緩沖工作時(shí)序圖 第23頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四6與MPU接口電路設(shè)計(jì) 可直接與MPU系統(tǒng)總線連接，如圖8.25 所示。圖中采用16位數(shù)據(jù)總線接口單緩沖工作方式。第一級(jí)運(yùn)算放大器將DAC輸出電流轉(zhuǎn)換為單極性電壓輸出，輸出幅度為100V。第二級(jí)運(yùn)算放大器產(chǎn)生雙極性電壓輸出，輸出幅度為1010V。 圖8.25 DACl210接口電路第24頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 向DAC1210連續(xù)不斷地輸出

14、數(shù)據(jù)，即可得到相應(yīng)的輸出電壓信號(hào)。 例8.1：設(shè)端口地址為PORT，產(chǎn)生連續(xù)三角波的程序如下： MOV DX，PORT ；DACI210輸入鎖存器地址 MOV AL，0 ；（要求偶地址） LP1： OUT DX，AL ；輸出電壓遞增 INC AL CMP AL，0FFH JNZ LP1 LP2： OUT DX，AL ；輸出電壓遞減 DEC AL CMP AL，0 JNZ LP2 JMP LP1 0第25頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 例8.2：內(nèi)部不包含數(shù)據(jù)緩存器的D/A轉(zhuǎn)換器微處理器接口時(shí)，必須加一級(jí)數(shù)據(jù)緩存器，本例采用兩片8255A作緩存器與16位微處理器連接。此

15、接口允許微處理器傳送字類型數(shù)據(jù)。兩片8255A具有相同的口地址，且使用BHE控制信號(hào)允許高8位數(shù)據(jù)傳送。一個(gè)8255A的PA7PA0提供12位DAC的低8位數(shù)據(jù)，另一個(gè)8255A的PA7PA0提供12位DAC的高4位數(shù)據(jù)。圖8.26 12位DAC轉(zhuǎn)換器接口連接 第26頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四 下面程序?yàn)镈/A轉(zhuǎn)換器產(chǎn)生連續(xù)方波的程序。 MOV AX，8080H ；8255方式控制字 OUT 0EH，AX LP： MOV AX，0FFFFH ；輸出高電平 OUT 08H，AX CALL DELAY1 ； 延時(shí) MOV AX，0 ；輸出低電平 OUT 08H，AX CALL DELAY ； 延時(shí) JMP LP 第27頁，共29頁，2022年，5月20日，8點(diǎn)47分，星期四DAC和微處理器的接口需要注意的問題 D/A可以看做是微處理器的一個(gè)輸出設(shè)備，它與微處理器的接口問題實(shí)際上就是與微處理器的地