內(nèi)存參數(shù)終極優(yōu)化

1、內(nèi)存參數(shù)終極優(yōu)化之 DDR 篇在一些超頻的文章中經(jīng)常介紹到內(nèi)存的時序設置，如“2-3-3-5”、“2-3-3-6” 這一類的數(shù)字序列，這些是什么意思呢？如何對內(nèi)存參數(shù)進行優(yōu)化設置呢？還 有，有的會員問：“我買了雜牌內(nèi)存，兼容性差，常常藍屏或出現(xiàn)莫名其妙的問 題，如何解決呢？”，一夢浮生撰寫本文的目的，就是想通過本文來幫助大家解 決這些問題的。優(yōu)化內(nèi)存的延遲參數(shù)對PC性能的提高有很大幫助。優(yōu)化內(nèi)存是通過調(diào)節(jié)BIOS中幾個內(nèi)存時序參數(shù)來實現(xiàn)的，如圖：lien HtJpHAH Tlvtvfl SeiwUlle-CASTine-lien HtJpHAH Tlvtvfl SeiwUlle-CASTine

2、-Act Ig PreclMre Hel&y -BR林 NASI to CASf Behq-SIWI HftSl Frcci tritIisMe4 Ektbrsd TIM DtSiSW linkled EnthLd m lb IHk ix nE ERibltdHSfifl恥立Tterul陽 Sys tea BIOS Cideablt 圳dm BrGS eAcbeahlE UUh m UbelLe ffcmry Hole fit ISH-lWf Bel回 Tiasactiu ftpertire Siu *eliy 肝inr ta Tibewf ftF ftata TranfEr Kate Fkh

3、iKx tBftfl FErfomKCFhoenix - AuatdBIQS CMOS 3cUp Utility Aduencrd Chipset Fedloi-es在一些技術文章里介紹內(nèi)存設置時序參數(shù)時，一般數(shù)字“ A-B-C-D ”分別對 應的參數(shù)是“CL-tRCD-tRP-tRAS”，現(xiàn)在你該明白“2-3-3-6”是什么意思了 吧？！八下面就這幾個參數(shù)及BIOS設置中影響內(nèi)存性能的其它參數(shù)逐一給大家 作一介紹：一、內(nèi)存延遲時序“CL-tRCD-tRP-tRAS”的設置首先，需要在BIOS中打開手動設置，在BIOS設置中找到“DRAM Timing Selec table”，BIOS 設置

4、中可能出現(xiàn)的其他描述有：Auto ma ticConfigura tion、 DRAM Auto、Timing Selectable、Timing Configuring By SPD 等，將其值設為 “Menual”（視BIOS的不同可能的選項有：On/Off或Enable/Disable），如果 要調(diào)整內(nèi)存時序，應該先打開手動設置，之后會自動出現(xiàn)詳細的時序參數(shù)列表：1、CL (CAS Latency)： “內(nèi)存讀寫操作前列地址控制器的潛伏時間”(可 能的選項：1.5/2/2.5/3)BIOS 中可能的其他描述為：tCL、CAS Latency Time、CAS Timing Delay。

5、這個參數(shù)很重要，內(nèi)存條上一般都有這個參數(shù)標記。在BIOS設置中DDR內(nèi)存的 CAS參數(shù)選項通常有“ 1.5”、“2”、“2.5”、“3”幾種選擇，SDRAM則只有 “2”、“3”兩個選項。較低的CAS周期能減少內(nèi)存的潛伏周期以提高內(nèi)存的工 作效率。因此只要能夠穩(wěn)定運行操作系統(tǒng)，我們應當盡量把CAS參數(shù)調(diào)低。反過 來，如果內(nèi)存運行不穩(wěn)定，可以將此參數(shù)設大，以提高內(nèi)存穩(wěn)定性。電+腦*維+修-知.2、tRCD(RAS-to-CASDelay) “行尋址至列尋址延遲時間” (可能的選項： 2/3/4/5)BIOS 中的可能其他描述：tRCD、RAS to CAS Delay、Active to CMD

6、 等。 數(shù)值越小，性能越好。3、tRP(RAS Precharge Time): “內(nèi)存行地址控制器預充電時間”(可能 的選項：2/3/4)BIOS 中的可能其他描述：tRP、RAS Precharge、Precharge to active。預 充電參數(shù)越小則內(nèi)存讀寫速度就越快。tRAS(RAS Active Time): “內(nèi)存行有效至預充電的最短周期”(可能的 選項：15/6/715)BIOS 中的可能其他描述：tRAS、Active to Precharge Delay、Row Active Time、Precharge Wait State、Row Active Delay、Row

7、Precharge Delay、RAS Active Time等。一般我們可選的參數(shù)選項有5，6或者7這3個，但是在一些 nForce2 主板上的選擇范圍卻很大，最高可到 15，最低達到 1。調(diào)整這個參數(shù) 需要結合具體情況而定，一般我們最好設在511之間。這個參數(shù)要根據(jù)實際情 況而定，并不是說越大或越小就越好。具體的調(diào)整要遵循以下兩個原則：a、當內(nèi)存頁面數(shù)為4時，tRAS設置短一些可能會更好，但最好不要小于5。 另外，短tRAS的內(nèi)存性能相對于長tRAS可能會產(chǎn)生更大的波動性，對時鐘頻率 的提高也相對敏感；當內(nèi)存頁面數(shù)大于或等于8時，tRAS設置長一些會更好。電目前的芯片組都具備多頁面管理的能

8、力，所以如果可能，請盡量選擇雙P-Bank的內(nèi)存模組以增加系統(tǒng)內(nèi)存的頁面數(shù)量。但怎么分辨是單P-Bank還是雙 P-Bank呢？就目前市場上的產(chǎn)品而言，256MB的模組基本都是單P-Bank的，雙 面但每面只有4顆芯片的也基本上是單P-Bank的，512MB的雙面模組則基本都 是雙P-Bank的。頁面數(shù)量的計算公式為：P-Bank數(shù)量X4，如果是Pentium4或AMD 64的 雙通道平臺，則還要除以2。比如兩條單面256MB內(nèi)存，就是2X4=8個頁面，用 在875上組成雙通道就成了 4個頁面。b、對于875和865平臺，雙通道時頁面數(shù)達到8或者以上時，tRAS設置長 一些內(nèi)存性能更好；對于非

9、雙通道Pentium4與AMD 64平臺，tRAS長短之間的 性能差異要縮小二、Bank Interleaving內(nèi)存交錯技術（可能的選項：Off/Auto/2/4）這里的Bank是指L-Bank，目前的DDR RAM的內(nèi)存芯片都是由4個L-Bank所組 成，為了最大限度減少尋址沖突，提高效率，建議設為4 （Auto也可以，它是根 據(jù)SPD中的L-Bank信息來自動設置的）。有人甚至認為啟用內(nèi)存交錯對于系統(tǒng) 性能的提高比將內(nèi)存CAS延遲時間從3改成2還要大。Intel和VIA都支持內(nèi)存交錯技術，主要模式有2路交錯（2-Bank ）和4路 交錯（4-Bank）兩種；不過出于對系統(tǒng)的穩(wěn)定性考慮，很

10、多支持該技術的主板在默 認情況下都關閉了內(nèi)存交錯技術，或最多開啟2路內(nèi)存交錯模式雖然4路交 錯可以帶來更大的性能提升。通過升級BIOS，VIA 694X以上芯片組都有機會開 啟內(nèi)存交錯設置項；即便BIOS不支持，也可以通過WPCREdit等專用軟件來修改 北橋芯片的寄存器，從而打開內(nèi)存交錯模式。三、Burst Leng th “突發(fā)長度（可能的選項：4/8）一般而言，如果是AMD Athlon XP或Pentium4單通道平臺，建議設為8，如果 是Pentium4或AMD 64的雙通道平臺，建議設為4。四、Command Rate “首命令延遲（可能的選項：1/2）這個選項目前已經(jīng)非常少見，一

11、般還被描述為DRAM Command Rate、CMD Rate 等。由于目前的DDR內(nèi)存的尋址，先要進行P-Bank的選擇（通過DIMM上CS片 選信號進行），然后才是L-Bank/行激活與列地址的選擇。這個參數(shù)的含義就是 指在P-Bank選擇完之后多少時間可以發(fā)出具體的尋址的L-Bank/行激活命令， 單位是時鐘周期。顯然，也是越短越好。但當隨著主板上內(nèi)存模組的增多，控制 芯片組的負載也隨之增加，過短的命令間隔可能會影響穩(wěn)定性。因此當你的內(nèi)存 插得很多而出現(xiàn)不太穩(wěn)定的時間，才需要將此參數(shù)調(diào)長。目前的大部分主板都會 自動設置這個參數(shù)。五、DRAM Clock內(nèi)存時鐘頻率”（可能的選項：Hos

12、 t Clock/Hclk-33MHz/Hclk+33MHz，說明：Host Clock即總線頻率和內(nèi)存工作頻率 同步、Hclk-33MHz即總線頻率減33MHz、Hclk+33MHz即總線頻率+33MHz”等三 種模式可選。）在內(nèi)存同步工作模式下，內(nèi)存的運行速度與CPU外頻相同。內(nèi)存異步則是指 兩者的工作頻率可存在一定差異。該技術可令內(nèi)存工作在高出或低于系統(tǒng)總線速 度33MHz的情況下（也有采用3:4、4:5的倍頻模式的）。通過調(diào)整該參數(shù)，我們不僅可以讓老”內(nèi)存發(fā)揮余熱，更重要的是可以 充分挖掘內(nèi)存的潛力及獲得更寬泛的超頻空間。In tel的810875系列芯片組 和威盛的693以后的產(chǎn)品，

13、都支持內(nèi)存異步。注意：在BIOS中對內(nèi)存進行優(yōu)化設置可能會對電腦運行的穩(wěn)定性造成不良 影響，所以建議內(nèi)存優(yōu)化后一定要使用測試軟件進行電腦穩(wěn)定性和速度的測試。 如果您對自己內(nèi)存的性能沒有信心，那么最好采取保守設置，畢竟穩(wěn)定性是最重 要的。如果因內(nèi)存優(yōu)化而出現(xiàn)電腦經(jīng)常死機、重啟動或程序發(fā)生異常錯誤等情況， 只要清除CMOS參數(shù)，再次設置成系統(tǒng)默認的數(shù)值就可以了。同時，如果內(nèi)存運 行不穩(wěn)定或兼容性差，可以根據(jù)文章中的相關介紹，反優(yōu)化之道行之，可起到提 高內(nèi)存穩(wěn)定性的效果。說明：本文系參閱網(wǎng)上有關內(nèi)存優(yōu)化的不少文章整理而成，從實用和全面的 角度出發(fā)，去掉了不少專業(yè)性太強的陳述及評測，旨在幫助菜鳥朋友們

14、了解內(nèi)存 設置，化化內(nèi)存，提高系統(tǒng)性能，解決內(nèi)存不穩(wěn)定和兼容性差而引發(fā)的故障。一：關于內(nèi)存超頻與設置的基礎知識在我們進行內(nèi)存的選購之前，我們要對影響內(nèi)存性能的一些基本知識進行一個了解，下 面這十點，使筆者通過反復論證得到的結果，請大家務必了解。1、對內(nèi)存的優(yōu)化要從系統(tǒng)整體出發(fā)，不要局限于內(nèi)存模組或內(nèi)存芯片本身的參數(shù)，而忽略 了內(nèi)存子系統(tǒng)的其他要素。2、目前的芯片組都具備多頁面管理的能力，所以如果可能，請盡量選擇雙P-Bank的內(nèi)存 模組以增加系統(tǒng)內(nèi)存的頁面數(shù)量。但怎么分辨是單P-Bank還是雙P-Bank呢？就目前市場 上的產(chǎn)品而言 ，256MB 的模組基本都是單 P-Bank 的，雙面但每面

15、只有 4 顆芯片的也基本 上是單P-Bank的，512MB的雙面模組則基本都是雙P-Bank的。3、 頁面數(shù)量的計算公式為：P-Bank數(shù)量X4,如果是Pentium4或AMD 64的雙通道平臺， 則還要除以 2。比如兩條單面 256MB 內(nèi)存，就是 2X4=8 個頁面，用在 875 上組成雙通道 就成了 4 個頁面。4、CL、tRCD、tRP 為絕對性能參數(shù)，在任何平臺下任何時候，都應該是越小越好，調(diào)節(jié)的 優(yōu)化順序是CL - tRCD - tRP。5、當內(nèi)存頁面數(shù)為4時，tRAS設置短一些可能會更好，但最好不要小于5。另外，短tRAS的內(nèi)存性能相對于長 tRAS 可能會產(chǎn)生更大的波動性，對時

16、鐘頻率的提高也相對敏感。6、當內(nèi)存頁面數(shù)大于或等于8時，tRAS設置長一些會更好。7、對于 875 和 865 平臺，雙通道時頁面數(shù)達到 8 或者以上時，內(nèi)存性能更好。8、對于非雙通道Pentium4與AMD 64平臺，tRAS長短之間的性能差異要縮小。9、Pentium4或AMD 64的雙通道平臺下，BL=4大多數(shù)情況下是更好的選擇，其他情況下BL=8 可能是更好的選擇，請根據(jù)自己的實際應用有針對的調(diào)整。10、適當加大內(nèi)存刷新率可以提高內(nèi)存的工作效率，但也可能降低內(nèi)存的穩(wěn)定性。二、BIOS中內(nèi)存相關參數(shù)的設置要領Aut omatic Configuration自動設置（可能的選項：On/ O

17、ff 或 Enable/Disable）可能出現(xiàn)的其他描述為： DRAM Auto 、Timing Selectable 、Timing Configuring By SPD 等，如 果你要手動調(diào)整你的內(nèi)存時序，你應該關閉它，之后會自動出現(xiàn)詳細的時序參數(shù)列表。Bank In terleaving （可能的選項：Off/Au to/2/4 ）這里的Bank是指L-Bank，目前的DDR RAM的內(nèi)存芯片都是由4個L-Bank所組成，為了最大限 度減少尋址沖突，提高效率，建議設為4 （Auto也可以，它是根據(jù)SPD中的L-Bank信息來自動 設置的）。Burst Length突發(fā)長度”（可能的選項

18、：4/8 ）一般而言，如果是AMD Athlon XP或Pentium4單通道平臺，建議設為8,如果是Pentium4或AMD 64的雙通道平臺，建議設為4。但具體的情況要視具體的應用而定。CAS Latency 列地址選通脈沖潛伏期”（可能的選項： 1.5/2/2.5/3）BIOS 中可能的其他描述為：tCL、CAS Latency Time、CAS Timing Delay。Command Rate首命令延遲”（可能的選項：1/2 ）這個選項目前已經(jīng)非常少見，一般還被描述為 DRAM Command Rate 、CMD Rate 等。由于目前的DDR內(nèi)存的尋址，先要進行P-Bank的選擇（

19、通過DIMM上CS片選信號進行），然后才是L-Bank/ 行激活與列地址的選擇。這個參數(shù)的含義就是指在 P-Bank 選擇完之后多少時間可以發(fā)出具體的 尋址的L-Bank/行激活命令，單位是時鐘周期。顯然，也是越短越好。但當隨著主板上內(nèi)存模組 的增多，控制芯片組的負載也隨之增加，過短的命令間隔可能會影響穩(wěn)定性。因此當你的內(nèi)存插 得很多而出現(xiàn)不太穩(wěn)定的時間，才需要將此參數(shù)調(diào)長 。目前的大部分主板都會自動設置這個參 數(shù)，而從上文的ScienceMark 2.0測試中，大家也能察覺到容量與延遲之間的關系。RAS Precharge Time “行預充電時間”（可能的選項： 2/3/4 ）BIOS 中

20、的可能其他描述：tRP、RAS Precharge、Precharge to active。RAS-to-CAS Delay “行尋址至列尋址延遲時間”（可能的選項：2/3/4/5）BIOS 中的可能其他描述：tRCD、RAS to CAS Delay、Ac tive to CMD 等。Ac tive to Precharge Delay“行有效至行預充電時間”（可能的選項：15/6/715）BIOS 中的可能其他描述：tRAS、Row Active Time、Precharge Wait State、Row Active Delay、Row Precharge Delay等。根據(jù)上文的分析，

21、這個參數(shù)要根據(jù)實際情況而定，具體設置思路見上 文，并不是說越大或越小就越好。三、認清影響內(nèi)存性能的關鍵在講完 SDRAM 的基本工作原理和主要操作之后，我們現(xiàn)在要重要分析一下 SDRAM 的時序與性能之間的關系，它不再局限于芯片本身，而是要從整體的內(nèi)存 系統(tǒng)去分析。這也是廣大 DIYer 所關心的話題。比如 CL 值對性能的影響有多 大幾乎是每個內(nèi)存論壇都會有討論，今天我們就詳細探討一下。這里需要強調(diào)一 點，對于內(nèi)存系統(tǒng)整體而言，一次內(nèi)存訪問就是對一個頁（Page）的訪問。由 于在 P-Bank 中，每個芯片的尋址都是一樣的，所以可以將頁訪問“濃縮”等效 為對每芯片中指定行的訪問，這樣可能比較

22、好理解。但為了與官方標準統(tǒng)一，在 下文中會經(jīng)常用頁來描述相關的內(nèi)容，請讀者注意理解?？赡芎芏嗳诉€不清楚頁的概念，在這里有必要先講一講。從狹義上講，內(nèi)存 芯片芯片中每個 L-Bank 中的行就是頁，即一行為一頁。但從廣義上說，頁是從 整體角度講的，這個整體就是內(nèi)存子系統(tǒng)。對于內(nèi)存模組，與之進行數(shù)據(jù)交換的單位就是 P-Bank 的位寬。由于目前還 沒有一種內(nèi)存芯片是 64bit 位寬的，所以就必須要用多個芯片的位寬來集成一 個 P-Bank 。如我們現(xiàn)在常見的內(nèi)存芯片是 8bit 位寬的，那么就需要 8 顆芯片 組成一個 P-Bank 才能使系統(tǒng)正常工作。而 CPU 對內(nèi)存的尋址，一次就是一個 P

23、-Bank，P-Bank 內(nèi)的所有芯片同時工作，這樣對 P-Bank 內(nèi)所有的芯片的尋址 都是相同的。比如尋址指令是Bl、C2、R6,那么該P-Bnak內(nèi)的芯片的工作狀 態(tài)都是打開 B1 的 L-Bank 的第 C2 行。好了，所謂廣義上的頁就是指 P-Bank 所包括的芯片內(nèi)相同 L-Bank 內(nèi)的相同工作行的總集合 。頁容量對于內(nèi)存子系 統(tǒng)而言是一個很重要的指標。這個參數(shù)取決于芯片的容量與位寬的設計。由于與 本文的關系不大,就不具體舉例了。早期 Intel 845 芯片組 MCH 的資料：它可以支持 2、 4、 8、 l6KB 的頁容 量總之,我們要知道,由于尋址對同一 L-Bank 內(nèi)行

24、地址的單一性,所以一個 L-Bank 在同一時間只能打開一個頁面,一個具有 4 個 L-Bank 的內(nèi)存芯片,可 以打開4個頁面。這樣，以這種芯片組成的P-Bank,也就最后具備了 4個頁 面,這是目前 DDR SDRAM 內(nèi)存模中每個 P-Bank 的頁面最大值。1、影響性能的主要時序參數(shù)在講完內(nèi)存的基本操作流程與相關的 tRP、 tRCD、 CL、 BL 之后，我們就開 始深入分析這些參數(shù)對內(nèi)存性能的影響。所謂的影響性能是并不是指 SDRAM 的 帶寬，頻率與位寬固定后，帶寬也就不可更改了。但這是理想的情況，在內(nèi)存的 工作周期內(nèi)，不可能總處于數(shù)據(jù)傳輸?shù)臓顟B(tài)，因為要有命令、尋址等必要的過程。

25、 但這些操作占用的時間越短，內(nèi)存工作的效率越高，性能也就越好。非數(shù)據(jù)傳輸時間的主要組成部分就是各種延遲與潛伏期。通過上文的講述， 大家應該很明顯看出有三個參數(shù)對內(nèi)存的性能影響至關重要，它們是 tRCD、CL 和 tRP 。按照規(guī)定，每條正規(guī)的內(nèi)存模組都應該在標識上注明這三個參數(shù)值，可 見它們對性能的敏感性。以內(nèi)存最主要的操作讀取為例。tRCD決定了行尋址（有效）至列尋址 （讀 / 寫命令）之間的間隔 ，CL 決定了列尋址到數(shù)據(jù)進行真正被讀取所花費 的時間，tRP則決定了相同L-Bank中不同工作行轉(zhuǎn)換的速度?，F(xiàn)在可以想象一 下對某一頁面進行讀取時可能遇到的幾種情況（分析寫入操作時不用考慮 CL

26、 即 可）：1、要尋址的行與 L-Bank 是空閑的。也就是說該 L-Bank 的所有行是關閉的， 此時可直接發(fā)送行有效命令，數(shù)據(jù)讀取前的總耗時為tRCD+CL，這種情況我們稱 之為頁命中 （PH， Page Hit）。2、要尋址的行正好是現(xiàn)有的工作行，也就是說要尋址的行已經(jīng)處于選通有效狀 態(tài)，此時可直接發(fā)送列尋址命令，數(shù)據(jù)讀取前的總耗時僅為CL，這就是所謂的 背靠背（Back to Back）尋址，我們稱之為頁快速命中（PFH, Page Fast Hit） 或頁直接命中（PDH，Page Direct Hit）。3、要尋址的行所在的 L-Bank 中已經(jīng)有一個行處于活動狀態(tài)（未關閉），這種

27、 現(xiàn)象就被稱作尋址沖突，此時就必須要進行預充電來關閉工作行，再對新行發(fā)送 行有效命令。結果，總耗時就是tRP+tRCD+CL,這種情況我們稱之為頁錯失（PM, Page Miss）。顯然， PFH 是最理想的尋址情況， PM 則是最糟糕的尋址情況。上述三種情 況發(fā)生的機率各自簡稱為 PHRPHRate、PFHRPFHRate、PMRPM Rate。因此，系統(tǒng)設計人員（包括內(nèi)存與北橋芯片）都盡量想提高PHR與PFHR， 同時減少PMR，以達到提高內(nèi)存工作效率的目的。2、增加 PHR 的方法顯然，這與預充電管理策略有著直接的關系，目前有兩種方法來盡量提高 PHR。自動預充電技術就是其中之一，它自動

28、的在每次行操作之后進行預充電， 從而減少了日后對同一 L-Bank 不同行尋址時發(fā)生沖突的可能性。但是，如果要 在當前行工作完成后馬上打開同一 L-Bank 的另一行工作時，仍然存在 tRP 的 延遲。怎么辦？ 此時就需要 L-Bank 交錯預充電了。T1早期非常令人關注的 VIA4 路交錯式內(nèi)存控制，就是在一個 L-Bank 工作時， 對另一個 L-Bank 進行預充電或者尋址（如果要尋址的 L-Bank 是關閉的）。這樣， 預充電與數(shù)據(jù)的傳輸交錯執(zhí)行，當訪問下一個 L-Bank 時， tRP 已過，就可以直 接進入行有效狀態(tài)了，如果配合得理想,那么就可以實現(xiàn)無間隔的 L-Bank 交錯讀

29、/寫（一般的，交錯操作都會用到自動預充電）,這是比 PFH 更好的情況，但它只 出現(xiàn)在后續(xù)的數(shù)據(jù)不在同一頁面的時時候。當時 VIA 聲稱可以跨 P-Bank 進行 16 路內(nèi)存交錯，并以LRU（Least Recently Used，近期最少使用）算法進行交錯 預充電/尋址管理。T1時鐘DCSSD(3ED3iM&DCSSD(3ED3iM&允許自動預充電允許自動預充電允許自動預充電BankO-CLBankO-CLBankO-tftP1HC H/nriK 3Bank3-CL 十 乂 協(xié)不用關心 園未定義L-Bank 交錯自動預充電 / 讀取時序圖： L-Bank0 與 L-Bank 3 實現(xiàn)了無

30、間隔交錯讀取，避免了 tRP 與 tRCD 對性能的影響 ，是最理想的狀態(tài)3、增加 PFHR 的方法 無論是自動預充電還是交錯工作的方法都無法消除同行（頁面）尋址時 tRCD 所 帶來的延遲。要解決這個問題，就要盡量讓一個工作行在進行預充電前盡可能多 的接收工作命令，以達到背靠背的效果，此時就只剩下 CL 所造成的讀取延遲了 （寫入時沒有延遲）。如何做到這一點呢？這就是北橋芯片的責任了。現(xiàn)在我們就又接觸到 tRAS 這個 參數(shù)，在 BIOS 中所設置的 tRAS 是指行有效至預充電的最短周期，在內(nèi)存規(guī)范 中定義為tRAS（min）,過了這個周期后就可以發(fā)出預充電指令。對于SDRAM和 DDR

31、SDRAM 而言，一般是預充電命令至少要在行有效命令 5 個時鐘周期之后發(fā) 出，最長間隔視芯片而異（目前的 DDRSDRAM 標準一般基本在 70000ns 左右）， 否則工作行的數(shù)據(jù)將有丟失的危險。那么這也就意味著一個工作行從有效（選通） 開始，可以有 70000ns 的持續(xù)工作時間而不用進行預充電。顯然，只要北橋芯 片不發(fā)出預充電（包括允許自動預充電）的命令，行打開的狀態(tài)就會一直保持。 在此期間的對該行的任何讀寫操作也就不會有 tRCD 的延遲。可見，如果北橋芯 片在能同時打開的行（頁）越多，那么 PFHR 也就越大。需要強調(diào)的是，這里的 同時打開不是指對多行同時尋址（那是不可能的），而是

32、指多行同時處于選通狀 態(tài)。我們可以看到一些 SDRAM 芯片組的資料中會指出可以同時打開多少個頁的 指標，這可以說是決定其內(nèi)存性能的一個重要因素。但是，可同時打開的頁數(shù)也是有限制的。從 SDRAM 的尋址原理講，同一 L-Bank 中不可能有兩個打開的行（讀出放大器只能為一行服務），這就限制了 可同時打開的頁面總數(shù)。以SDRAM有4個L-Bank,北橋最多支持8個P-Bank （4條DIMM）為例，理論上最多只能有32個頁面能同時處于打開的狀態(tài)。而 如果只有一個P-Bank，那么就只剩下4個頁面，因為有幾個L-Bank才能有同 時打開幾個行而互不干擾 。 Intel 845 的 MHC 雖然可

33、以支持 24 個打開的頁 面，那也是指6個P-Bank的情況下（845MCH只支持6個P-Bank）?？梢?45 已經(jīng)將同時打開頁數(shù)發(fā)揮到了極致。不過，同時打開頁數(shù)多了，也對存取策略提出了一定的要求。理論上，要盡 量多地使用已打開的頁來保證最短的延遲周期，只有在數(shù)據(jù)不存在（讀取時）或 頁存滿了（寫入時）再考慮打開新的指定頁，這也就是變向的連續(xù)讀 / 寫。而 打開新頁時就必須要關閉一個打開的頁，如果此時打開的頁面已是北橋所支持的 最大值但還不到理論極限的話 （如果已經(jīng)達到極限，就關閉有沖突的 L-Bank 內(nèi)的頁面即可），就需要一個替換策略，一般都是用 LRU 算法來進行，這與 VIA 的交錯控

34、制大同小異。回到正題，雖然 tRAS 代表的是最小的行有效至預充電期限，但一般的，北 橋芯片一般都會在這個期限后第一時間發(fā)出預充電指令（自動預充電時，會在 tRAS 之后自動執(zhí)行預充電命令），只有在與其他操作相沖突時預充電操作才被 延后（比如，DDR SDRAM標準中規(guī)定，在讀取命令發(fā)出后不能立即發(fā)出預充電指 令）。因此，tRAS的長短一直是內(nèi)存優(yōu)化發(fā)燒友所爭論的話題，在最近一兩年, 由于這個參數(shù)在 BIOS 選項中越來越普及，所以也逐漸被用戶所關注。其實，在 SDRAM 時代就沒有對這個參數(shù)有刻意的設定，在 DDR SDRAM 的官方組織 JEDEC 的相關標準中，也沒有把其列為必須標明的性

35、能參數(shù) （CL、tRCD、tRP 才是） tRAS 應該是某些主板廠商炒作出來的，并且在主板說明書上也注明越短越好。其實，縮小 tRAS 的本意在于，盡量壓縮行打開狀態(tài)下的時間，以減少同 L-Bank 下對其他行進行尋址時的沖突，從內(nèi)存的本身來講，這是完全正確的做 法，符合內(nèi)存性能優(yōu)化的原則，但如果放到整體的內(nèi)存系統(tǒng)中，伴隨著主板芯片 組內(nèi)存頁面控制管理能力的提升，這種做法可能就不見得是完全正確的，在下文 中我們會繼續(xù)分析 tRAS 的不同長短設置對內(nèi)存性能所帶來的影響。4、BL 長度對性能的影響從讀/寫之間的中斷操作我們又引出了 BL（突發(fā)長度）對性能影響的話題。 首先， BL 的長短與其應

36、用的領域有著很大關系，下表就是目前三個主要的內(nèi)存 應用領域所使用的BL，這是廠商們經(jīng)過多年的實踐總結出來的。1或2（短）網(wǎng)關備由器4或8 （中）PC機天于呂（長）顯卡BL 與相應的工作領域BL越長，對于連續(xù)的大數(shù)據(jù)量傳輸很有好處，但是對零散的數(shù)據(jù)，BL太長 反而會造成總線周期的浪費，雖然能通過一些命令來進行終止，便也占用了控制 資源。以 P-Bank 位寬 64bit 為例 ， BL=4 時，一個突發(fā)操作能傳輸 32 字節(jié) 的數(shù)據(jù)，為了滿足Cache Line的容量需求，還得多發(fā)一次，如果是BL=8, 次就可以滿足需要，不用再次發(fā)出讀取指令。而對于 2KB 的數(shù)據(jù) ， BL=4 的設 置意味著

37、要每隔4個周期發(fā)送新的列地址，并重復63次。而對于BL=256, 次突發(fā)就可完成，并且不需要中途再進行控制，但如果僅傳輸 64 字節(jié)，就需要 額外的命令來中止 BL=256 的傳輸。而額外的命令越多，越占用內(nèi)存子系統(tǒng)的控 制資源，從而降低總體的控制效率。從這可以看出 BL 對性能的影響因素，這也 是為什么 PC 上的內(nèi)存子系統(tǒng)的 BL 一般為 4 或 8 的原因。但是不是 8 比 4 好，或者 4 比 8 好呢？并不能統(tǒng)一而論，這在下文會分析到。到此，大家應該有一些優(yōu)化的眉目了吧。我們可以先做一下界定，任何 情況下，只要數(shù)值越小或越大（單一方向），內(nèi)存的性能會越好的參數(shù)為 絕對 參數(shù) ，而數(shù)值

38、越小或越大對性能的影響不固定的參數(shù)則為 相對參數(shù)。那么， CL、 tRCD、tRP 顯然就是絕對參數(shù)，任何情況下減少它們的周期絕對不會錯。而且從 上文的分析可以發(fā)現(xiàn)，從重要性來論，優(yōu)先優(yōu)化的順序也是CL tRCD tRP, 因為 CL 的遇到的機會最多， tRCD 其次， tRP 如果頁面交錯管理的好，大多不 受影響。而 BL、tRAS 等則可以算是相對參數(shù)。也正是由于這些相對參數(shù)的存在， 才使得內(nèi)存優(yōu)化不再那么簡單。解讀內(nèi)存中的 Bank 與 CL相信大家在購買內(nèi)存時，除了考慮價格、品牌、速度（工作時鐘頻率）之外，很少 考慮到內(nèi)存的其它方面，也正是因為這種疏忽，往往會造成在使用上的不便或出現(xiàn)

39、系統(tǒng)性能 的差異。今天筆者將和大家談一下大多數(shù)人在購買內(nèi)存時常常疏忽的兩個問題 Bank與 CL。兩種內(nèi)存 Bank 的區(qū)別也許有的朋友在購買內(nèi)存后發(fā)現(xiàn)：為什么明明在商家那里可以使用，而在自己的電腦里 就不能使用了呢?其實這里面就涉及到內(nèi)存 Bank 的問題，今天將為大家深入分析出現(xiàn)這種 情況的原因。內(nèi)存 Bank 分為物理 Bank 和邏輯 Bank。1.物理 Bank傳統(tǒng)內(nèi)存系統(tǒng)為了保證CPU的正常工作，必須一次傳輸完CPU在一個傳輸周期內(nèi)所 需要的數(shù)據(jù)。而CPU在一個傳輸周期能接收的數(shù)據(jù)容量就是CPU數(shù)據(jù)總線的位寬，單位 是bit （位）內(nèi)存與CPU之間的數(shù)據(jù)交換通過主板上的北橋芯片進行

40、，內(nèi)存總線的數(shù)據(jù)位 寬等同于CPU數(shù)據(jù)總線的位寬，這個位寬就稱之為物理Bank（Physical Bank,簡稱P-Bank） 的位寬。以目前主流的DDR系統(tǒng)為例，CPU與內(nèi)存之間的接口位寬是64bit，也就意味著 CPU在一個周期內(nèi)會向內(nèi)存發(fā)送或從內(nèi)存讀取64bit的數(shù)據(jù)，那么這一個64bit的數(shù)據(jù)集合 就是一個內(nèi)存條Bank。目前絕大多數(shù)的芯片組都只能支持一條內(nèi)存包含兩個物理Bank。 不過以前有不少朋友都認為，內(nèi)存的物理Bank是由面數(shù)決定的：即單面內(nèi)存條則包含一個 物理Bank,雙面內(nèi)存則包含兩個。其實這個看法是錯誤的！一條內(nèi)存條的物理 Bank 是由所采用的內(nèi)存顆粒的位寬決定的，各個

41、芯片位寬之和為 64bit就是單物理Bank；如果是128bit就是雙物理Bank。讀到這里，大家也應該知道，我 們可以通過兩種方式來增加這種類型內(nèi)存的容量。第一種就是通過增加每一個獨立模塊的容 量來增加Bank的容量，第二種方法就是增加Bank的數(shù)目。由于目前內(nèi)存顆粒位寬的限制， 一個系統(tǒng)只有一個物理Bank已經(jīng)不能滿足容量的需要。所以，目前新一代芯片組可以支持 多個物理Ba nk,最少的也能支持4個物理Ba nk。對于像In tel i845D這種支持4個Bank 的芯片組來說，我們在選購內(nèi)存時就要考慮一下插槽數(shù)與內(nèi)存Bank的分配問題了。因為如 果選購雙Bank的內(nèi)存，這意味著在In t

42、el i845D芯片組上我們最多只能使用兩條這樣的內(nèi) 存，多了的話芯片組將無法識別。這里我建議大家最好根據(jù)自己的主板所提供的內(nèi)存插槽數(shù) 目來選購內(nèi)存，如果主板只提供了兩個內(nèi)存插槽，那就不必為內(nèi)存是單Bank還是雙Bank 而擔心了。而如果主板提供了 4個內(nèi)存插槽（同一種規(guī)格），那么應該盡量購買單Bank或 大容量雙Bank的內(nèi)存，以免給日后升級留下不必要的麻煩。注：SDRAM與DDR內(nèi)存的物理Bank是一樣的，不過在RDRAM內(nèi)存規(guī)格中，物理Bank 被通道（Cha nnel）取代。2.邏輯 Bank邏輯Bank的英文全稱為Logical Bank，簡稱L-Bank。如果將物理Bank說成是內(nèi)

43、存顆粒陣列的話，那么邏輯Bank可以看做是數(shù)據(jù)存儲陣列。不過與物理Bank不同，SDRAM與DDR內(nèi)存的邏輯Bank并不完全一樣，所以我將分開來簡單介紹一下。簡單地說， SDRAM 的內(nèi)部是一個存儲陣列（圖1），因為如果是管道式存儲，就很難做到隨機訪問了 陣列就如同表格一樣，將數(shù)據(jù)“填”進去。因此邏輯Bank我們可以看成是一張邏輯二維表，在此表中內(nèi)存的 數(shù)據(jù)是以位（bit）為單位寫入一個大的矩陣中，每個單元我們稱為CELL，只要指定一個行（Row），再指 定一個列（Column）,就可以準確地定位到某個CELL，里面每個單元都可以存儲數(shù)據(jù)，而且每個單元的存 儲空間相同一一因為實際上與物理Ban

44、k每個單元具體存儲數(shù)據(jù)量相同。這個具體的單元存儲數(shù)據(jù)量即為邏 輯Bank的位寬（實際上內(nèi)存芯片的位寬就是邏輯Bank的位寬），一般有4bit、8bit和16bit等幾種。如果 你認為不好理解的話，那么你可以用硬盤操作中的簇與扇區(qū)的關系來理解內(nèi)存中的存儲形式一一扇區(qū)是硬 盤中的最小存儲單元相當于內(nèi)存中的存儲體而一個簇則包含多個扇區(qū)相當于邏輯Bank中的存儲單 元數(shù)據(jù)的交換都是以一個簇為單位進行。由于工藝上的原因，這個陣列不可能做得太大，所以一般內(nèi) 存芯片中都是將內(nèi)存容量分成幾個陣列來制造，也就是說內(nèi)存芯片中存在多個邏輯Bank，隨著芯片容量的 不斷增加，邏輯Bank數(shù)量也在不斷增加。主板芯片組本

45、身設計時在一個時鐘周期內(nèi)只允許對一個邏輯Bank進行操作，而不是主板芯片組對內(nèi)存 芯片內(nèi)所有邏輯Bank同時操作。邏輯Bank的地址線是通用的，只要再有一個邏輯Bank編號加以區(qū)別就 可以了（BankO到Bank3）。但是這個芯片的位寬決定了一次能從它那里讀出多少數(shù)據(jù)，并不是內(nèi)存芯片里 所有單元的數(shù)據(jù)能夠一次全部讀出。列地址W DECODERMemory Bank行地址列地址W DECODERMemory Bank行地址RowAddressBufTerManory Array 內(nèi)存陣列單元對于DDR內(nèi)存，邏輯Bank的作用、原理與在SDRAM中是一樣的，區(qū)別主要是在邏輯Bank 容量、規(guī)格之上

46、。從上面大家已經(jīng)知道，SDRAM中邏輯Bank存儲單元的容量與芯片位寬相同，但DDR 中并不是這樣oDDR的邏輯存儲單元的容量是芯片位寬的一倍：即“芯片位寬x2=存儲單元容量”，同時DDR 中的真正行、列地址數(shù)量也與同規(guī)格SDRAM不一樣了。這主要是由于DDR的工作原理所決定的。DDR 這種內(nèi)部存儲單元容量的設計，就是常說的兩位預取（2-bit Prefetch），也稱為2-n Prefetch（n代表芯片位 寬）。注：目前品牌內(nèi)存大都在包裝和說明書中標明邏輯Bank，對于兼容條，你可以根據(jù)內(nèi)存顆粒上的編號標志 進行計算。至于物理Bank，大家可以根據(jù)以上介紹的原理計算出來，在這里我就不多說了

47、。另外我們常說 的內(nèi)存交錯設置并不是指的物理Bank的交錯，也就是說不是內(nèi)存條雙面的交錯，而是指內(nèi)存芯片內(nèi)部邏輯 Bank的交錯。如果芯片有4個Bank，那么就可以進行4路交錯，如果只有兩個Bank就只能是2路交錯。 很多資料介紹的以內(nèi)存條的單面或雙面來決定交錯是錯誤的，實際上就是混淆了物理Bank和邏輯Bank的區(qū)別。內(nèi)存CL與性能的關系此外，大家在購買品牌內(nèi)存時如果留意，就會發(fā)現(xiàn)包裝或標貼上會標有“CL=2.5或CL=2.0”諸如此類的標志（圖2）。雖說是同一種類型的內(nèi)存如DDR400，但由于上面標志CL的數(shù)值不同，因而價格也會不同，這是為什么呢？標志上面的CL英文全稱為CAS Laten

48、cy，為CAS的延遲時間。帶寬表示的 是數(shù)據(jù)傳輸能力，在各種內(nèi)存中，在數(shù)據(jù)被真正傳輸前，傳送方必須花費一定時間去等待傳 輸請求的響應，這種等待就是一種延遲，在這里的專門術語就叫做“Latency”。而CASLatency 就是指的是 CPU 在接到讀取某列內(nèi)存地址上數(shù)據(jù)的指令后，到實際開始讀出數(shù)據(jù) 所需的等待時間。內(nèi)存內(nèi)部的存儲單元按照行和列排成一個矩陣，內(nèi)存訪問地址被解碼成行 和列兩個信號。為了要讀出或?qū)懭肽彻P數(shù)據(jù)，內(nèi)存控制芯片會先傳送列的地址，接下來 RAS 信號就會被激活。然而，在存取行的數(shù)據(jù)前，還需要幾個執(zhí)行周期才行，這就是所謂的 RAS-to-CAS延遲時間。同樣地，在CAS信號被執(zhí)

49、行后，也同樣需要幾個周期。使用標準 PC133的SDRAM大約是2到3個周期；而DDR RAM則是4到5個周期。在DDR中， 真正的CAS延遲時間則是2到2.5個執(zhí)行周期。RAS-to-CAS的時間則視技術而定，大約 是5到7個周期，這也是延遲的基本因素?？梢哉f與CL=2.5 （DDR）或CL3（SDRAM）比起來，CL=2內(nèi)存更具優(yōu)勢口 這個優(yōu)勢可以通過總延遲時間的對比看出來?？傃舆t時間=系統(tǒng)時鐘周期xCL模式數(shù)+存取 時間（tAC）。比如某DDR333內(nèi)存的存取時間為6ns,當我們將設定CL模式數(shù)為2.5（即 CAS Latency=2.5），則總延遲時間=6nsx2.5+6ns=21 n

50、s,而當將CL設為2的時候，總延 遲時間=6nsx2+6ns=18ns，足足減少了 3個執(zhí)行周期；如果你的DDR266內(nèi)存是采用默認 143MHz的7ns芯片，當CL=2時，則其總延遲時間=7ns口系統(tǒng)時鐘周期x2+7ns=21 ns。 因此對于一款性能超群的DDR266內(nèi)存來說，其性能可以達到DDR333的水準，這也就是 為什么超頻玩家喜歡選擇 CL 值較低內(nèi)存的原因。在這里也建議你在買內(nèi)存的時候，如果 CL=2的內(nèi)存價格只比其它的高一點，那你最好買CL=2的產(chǎn)品（不過你要記住不同速度的 內(nèi)存混在一起時，最慢的內(nèi)存就會成為性能瓶頸。舉例來說，如果你插上1條CL=2的內(nèi)存 以及一條CL=2.5

51、的內(nèi)存，那兩條內(nèi)存都會以CL=2.5的設置來執(zhí)行）。此外，目前各內(nèi)存顆 粒廠商除了從提高內(nèi)存時鐘頻率來提高 DDR 的性能之外，已經(jīng)考慮通過更進一步的降低 CAS延遲時間來提高內(nèi)存性能，這在DDR上是可行的，預計CL=1.5會是下一個發(fā)展的目 標。不過，并不是說CL值越低性能就越好，因為其它的因素會影響這個數(shù)據(jù)。例如，新一 代處理器的高速緩存較有效率，這表示處理器比較少地直接從內(nèi)存讀取數(shù)據(jù)。再者，列的數(shù) 據(jù)會比較常被存取，所以 RAS-to-CAS 的發(fā)生幾率也大，讀取的時間也會增多。最后，有 時會發(fā)生同時讀取大量數(shù)據(jù)的情形，在這種情形下，相鄰的內(nèi)存數(shù)據(jù)會一次被讀取出來， CAS延遲時間只會發(fā)

52、生一次。此外，也許有一些朋友會注意到，當把DDR內(nèi)存的CL從標 準的2.5設置到2工作模式下的時候，反而系統(tǒng)的性能還沒有默認的CL= 2.5好了，這是什 么原因呢？這是因為內(nèi)存的品質(zhì)不太好，不能穩(wěn)定地工作在CL=2這種模式下，在此模式下 會出現(xiàn)在存取數(shù)據(jù)的時候數(shù)據(jù)常常被“丟失”的情況（即數(shù)據(jù)讀取命中率降低）。不能取得數(shù) 據(jù)，當然就只能重新讀取，這樣就浪費掉了很多時間，從而造成系統(tǒng)效率低。附注：在內(nèi)存條上的SPD芯片中已經(jīng)包含有CL相關信息。當啟動電腦時，BIOS會檢查此 項內(nèi)容，并且以內(nèi)存標稱的 CL 模式運行。1內(nèi)存的單面與雙面，單Bank與雙Bank的區(qū)別？單面內(nèi)存與雙面內(nèi)存的區(qū)別在于單面

53、內(nèi)存的內(nèi)存芯片都在同一面上，而雙面內(nèi)存的內(nèi)存 芯片分布在兩面。而單 Bank 與雙 Bank 的區(qū)別就不同了。 Bank 從物理上理解為北橋芯片到 內(nèi)存的通道，通常每個通道為64bit。一塊主板的性能優(yōu)劣主要取決于它的芯片組。不同的 芯片組所支持的Bank是不同的。如Intel 82845系列芯片組支持4個Bank，而SiS的645系 列芯片組則能支持6個Bank。如果主板只支持4個Bank，而我們卻用6個Bank的話，那多 余的2個Bank就白白地浪費了。雙面不一定是雙Bank，也有可能是單Bank，這一點要注意。2內(nèi)存的2-2-3通常是什么意思？這些電腦硬件文章經(jīng)常出現(xiàn)的參數(shù)就是在主板的

54、BIOS 里面關于內(nèi)存參數(shù)的設置了。通 常說的 2-2-3按順序說的是 tRP（Time of Row Precharge）， tRCD（Time of RAS to CAS Delay） 和CL （CAS Latency）。tRP為RAS預充電時間，數(shù)值越小越好；tRCD是RAS到CAS的延遲， 數(shù)值越小越好；CL（CAS Latency）為CAS的延遲時間，這是縱向地址脈沖的反應時間，也是 在一定頻率下衡量支持不同規(guī)范的內(nèi)存的重要標志之一。3內(nèi)存的雙通道技術和單通道有什么不同？什么是雙通道DDR技術呢？需要說明的是，它并非我們以前所介紹的DDRII，而是一種 可以讓2條DDR內(nèi)存共同使用，

55、數(shù)據(jù)并行傳輸?shù)募夹g。雙通道DDR技術的優(yōu)勢在于，它可 以讓內(nèi)存帶寬在原來的基礎上增加一倍，這對于P4處理器的好處可謂不言而喻。大家都知 道400MHz FSB的P4處理器和主板傳輸數(shù)據(jù)的帶寬為3.2GB/S，而533MHz FSB的P4處理器 的吞吐能力更是達到了 4.3GB/S，但是目前除了 I850E支持的Rambus PC1066規(guī)范外，根本 沒有內(nèi)存可以滿足處理器的需要，我們最常用的DDR333本身僅具有2.7GB/S的帶寬。4.DDR-II和現(xiàn)在的DDR內(nèi)存有什么不同？DDR-II 內(nèi)存是相對于現(xiàn)在主流的 DDR-I 內(nèi)存而言的，它們的工作時鐘預計將為 400MHz 或更高。主流內(nèi)存

56、市場將從現(xiàn)在的DDR-333產(chǎn)品直接過渡到DDR-II。DDR-II內(nèi)存將采用0.13 微米制程，容量為18MB/36MB/72MB，最大288MB，字節(jié)架構為X8、X18、X36，讀取反應 時間為2.5個時鐘周期。通過將DLL（delay-locked loop,延時鎖定回路）設計到內(nèi)存中（這與 Rambus設計理念相似），輸出的數(shù)據(jù)效率提升65%左右，DDR數(shù)據(jù)傳送方式為每周期32個 字節(jié)，并且可以隨工作頻率的提 *到更高性能 。已知道的規(guī)格有：系統(tǒng)內(nèi)存方面包括 400MHz（4.8GB/S 帶寬）、 533MHz（5.6GB/S 帶寬）、 667MHz（*GB/S 帶寬）三種，顯卡（默認

57、規(guī)格） 方面包括800MHz、1000MHz兩種。所有的DDR-II內(nèi)存均在1.8V下工作，單條容量至少有 512MB。 DDR-II 管腳數(shù)量有 200pin、 220pin、 240pinFBGA 封裝形式之分，與現(xiàn)在的 DDR 內(nèi)存不相容。高手教你如何優(yōu)化內(nèi)存參數(shù)設置 電腦保養(yǎng)|硬件知識|操作系統(tǒng)|設計編程|軟件技術|常用技巧|黑客技術|認證考試|電腦技術大 全I電腦常見問題的解決I電腦紙壁網(wǎng)絡安全電腦殺毒|QQ技術|51技術對電腦知識感興趣的 人事請登陸 HYPERLINK / /內(nèi)存作為電腦的三大核心配件之一其重要性不言而喻，很多用戶也將改善內(nèi)存性能作為 提高配置整體性能一個重要手段

58、。提到改善內(nèi)存性能，大家首先想到的可能是增加內(nèi)存容量、 對內(nèi)存進行超頻，部分硬件玩家還會想到通過優(yōu)化內(nèi)存參數(shù)改善內(nèi)存性能。不過目前大部分 用戶對于內(nèi)存參數(shù)的定義和實際影響并不太了解，針對這一問題，筆者在本文中講重點為大 家介紹內(nèi)存參數(shù)的含義，同時通過實際測試讓大家了解內(nèi)存參數(shù)對內(nèi)存性能的影響，以及優(yōu) 化參數(shù)設置時的一些注意事項和技巧。目前主流主板BIOS中常見的內(nèi)存參數(shù)設置選項主要有以下幾種:CAS Late ncy Co ntrol (tCL)、RAS to CAS Delay(tRCD)、Row Precharge Timing (tRP)、Min RAS Active Timi ng (

59、tRAS)，部分主板還提供了 Comma nd Per Clock(CMD)選項。 除了上述常見參數(shù)設置外，大部分主板的BIOS中還提供了內(nèi)存高級參數(shù)設置，這些參數(shù)包 括：Row to Row Delay (或 RAS to RAS delay，tRRD)、Row Cycle Time (tRC)、 Write Recovery Time(tWR)、 Write to Read Delay (tWTR)、 Refresh Period (tREF) 等。需要提醒大家的是，不同主板廠商、不同品牌的BIOS在參數(shù)名稱上可能存在一定差異， 但是對應的縮寫基本都是統(tǒng)一的。所以大家不用可以去記下參數(shù)的詳

60、細名稱，只要記住對應 的縮寫就可以了。究竟這些參數(shù)的改變對內(nèi)存的幫助有多大，而在超頻的時候，究竟采用哪個參數(shù)呢？相 信就是高手也不能立刻回答這些問題。為了讓喜歡玩內(nèi)存的朋友更加深入了解這些參數(shù)設 置，我們就用評測數(shù)據(jù)來解開內(nèi)存設置之謎。如果你自認是高手，那么以下的文章內(nèi)容，你 能不看嗎？經(jīng)過52硬件的測試和分析，我們可以對影響DDR2內(nèi)存的諸多因素進行一個簡單的小 結一一在所有因素中，工作頻率對于DDR2內(nèi)存影響最為突出。用戶比較關心的內(nèi)存時序、 CMD等參數(shù)對于內(nèi)存性能也有一定影響，但與頻率變化相比影響要小一些。所以，對于追 求內(nèi)存性能的用戶而言，大家應該把提升內(nèi)存頻率放在首位。找到一個相對