FPGA與單片機(jī)實(shí)現(xiàn)數(shù)據(jù)RS232串口通信的設(shè)計(jì)

1、【W(wǎng)ord版本下載可任意編輯】 FPGA與單片機(jī)實(shí)現(xiàn)數(shù)據(jù)RS232串口通信的設(shè)計(jì) Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity atel2_bin is port( txclk: in std_logic; -2400Hz的波特率時(shí)鐘 reset: in std_logic; -復(fù)位信號(hào) din: in std_logic_vector(15 downto 0); -發(fā)送的數(shù)據(jù) start: in std_logic

2、; -允許傳輸信號(hào) sout: out std_logic -串行輸出端口 ); end atel2_bin; architecture behav of atel2_bin is signal thr,len: std_logic_vector(15 downto 0); signal txcnt_r: std_logic_vector(2 downto 0); signal sout1: std_logic; signal cou: integer:=0; signal oddb:std_logic; type s is(start1,start2,shift1,shift2,odd1,o

3、dd2,stop1,stop2); signal state:s:=start1; begin process(txclk) begin if rising_edge(txclk) then if cou3 and state=stop2) then thr if start=1 then if cou=3 then len0); state -奇校驗(yàn)位 if ddb=1 then sout1 sout1 tsr1:=thr(15 downto 8); oddb2:=thr(15 downto 8); sout1 -奇校驗(yàn)位 if ddb=1 then sout1 sout1=1; -停止位

4、if len=0000000000000000 then state=stop2; else state=start1; len=len-1; end if; end case; end if; end process; sout=sout1; end behav; 其中各信號(hào)的說(shuō)明已在程序中標(biāo)明了。波形仿真圖如圖1所示。 wt 圖1 FPGA數(shù)據(jù)發(fā)送時(shí)序仿真圖 圖中Din寫入值為3355H，波特率為2400Hz，Start信號(hào)始終置邏輯1，即隨時(shí)都能發(fā)送數(shù)據(jù)。Reset信號(hào)邏輯1時(shí)復(fù)位，邏輯0時(shí)電路開始工作。THR是數(shù)據(jù)存放器，文件頭、數(shù)據(jù)長(zhǎng)度以及數(shù)據(jù)位都先存放到THR中，Len是數(shù)據(jù)長(zhǎng)度，TSR是低8位數(shù)據(jù)幀存放器，TSR1是高8位數(shù)據(jù)幀存放器。數(shù)據(jù)長(zhǎng)度Len定為02H，發(fā)送時(shí)先發(fā)送低8位55H，后發(fā)送高8位33H，一共發(fā)送兩遍。發(fā)送的數(shù)據(jù)格式說(shuō)明：當(dāng)發(fā)送55H時(shí)，其二進(jìn)制為01010101，則發(fā)送的數(shù)據(jù)的二進(jìn)制數(shù)為00101010111（1位開始位 8位數(shù)據(jù)位 1位奇校驗(yàn)位 1位停止位）。 單片機(jī)部分先對(duì)FPGA發(fā)送過(guò)來(lái)的文件頭開展確認(rèn)，正確就接收文件，否則放棄接收的數(shù)據(jù)。根據(jù)FPGA發(fā)送模塊的協(xié)議，對(duì)串口控制存放器SCON和波特率控制存放器PCON的設(shè)置即可實(shí)現(xiàn)。 3 總結(jié) 目前電子產(chǎn)品的