存儲器和陣列結(jié)構(gòu)設(shè)計

1、關(guān)于存儲器和陣列結(jié)構(gòu)設(shè)計第1頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 2本章重點存儲器的分類和結(jié)構(gòu)只讀、非易失性及讀寫存儲器的數(shù)據(jù)存儲單元外圍電路靈敏放大器、譯碼器、驅(qū)動器和時序產(chǎn)生器存儲器設(shè)計中的功耗和可靠性問題第2頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 312.1 引言密集的數(shù)據(jù)存儲電路是數(shù)字電路或系統(tǒng)設(shè)計者的主要考慮之一將存儲單元組成大的陣列，這可以使外圍電路的開銷最小并增加存儲密度本章的意義在于它應(yīng)用了大量前幾章中介紹過的電路技術(shù)存儲器設(shè)計可以看成一個高性能、高密度和低功耗電路的設(shè)計實例第3頁，共62頁，

2、2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 412.1.1 存儲器分類時序參數(shù)讀出時間/寫入時間/讀周期/寫周期第4頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 5半導(dǎo)體存儲器分類Read-Write MemoryNon-VolatileRead-WriteMemoryRead-Only MemoryEPROME2PROMFLASHRandomAccessNon-RandomAccessSRAM DRAMMask-ProgrammedProgrammable (PROM)FIFOShift RegisterCAMLIFO第5頁，共62

3、頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 612.1.2 存儲器總體結(jié)構(gòu)和單元模塊Word 0Word 1Word 2WordN22WordN21StoragecellM bitsM bitsN wordsS0S1S2SN22A0A1AK21K5log2NSN21Word 0Word 1Word 2WordN22WordN21StoragecellS0Input-Output(M bits)Intuitive architecture for N x M memoryToo many select signals:N words = N select signal

4、sK = log2NDecoder reduces the number of select signalsInput-Output(M bits)Decoder第6頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 7存儲陣列Problem: ASPECT RATIO or HEIGHT WIDTHAmplify swing torail-to-rail amplitudeSelects appropriateword第7頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 8層次化的存儲結(jié)構(gòu)優(yōu)點：1、本地字線和位線的長度較短2、快地

5、址只用來激活被尋址的塊節(jié)省功耗第8頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 9Subglobal row decoderGlobal row decoderSubglobal row decoderBlock 30Block 31128 K Array Block 0Block 1ClockgeneratorCS, WEbufferI/ObufferY-addressbufferX-addressbufferx1/x4controllerZ-addressbufferX-addressbufferPredecoder and block selector

6、Bit line loadTransfer gateColumn decoderSense amplifier and write driverLocal row decoderHirose90 例12.2 層次化的存儲結(jié)構(gòu)第9頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 10CAM存儲器支持3種工作模式：讀、寫和匹配第10頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 11存儲器時序DRAM 時序多路分時尋址技術(shù)SRAM 時序自定時技術(shù)第11頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計.

7、1212.2 存儲器內(nèi)核只讀存儲器NOR ROM / NAND ROM非易失性讀寫存儲器EPROM / EEPROM / Flash讀寫存儲器SRAM / DRAM第12頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 1312.2.1 只讀存儲器工作原理 優(yōu)缺點比較WLBLWLBL1WLBLWLBLWLBL0VDDWLBLGND二極管ROMMOS ROM1MOS ROM2圖12.9 ROM的1和0單元的不同實現(xiàn)方式第13頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 14思考題12.1 MOS NOR ROM陣列確定圖12.1

8、0的ROM中存放在地址0、1、2和3處的數(shù)據(jù)值注意：圖中如何使電源線在相鄰單元之間共享而減少了它們的用量WL0VDDBL0WL1WL2WL3VbiasBL1Pull-down loadsBL2BL3VDD第14頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 15思考題12.2 MOS NOR ROM存儲器陣列確定圖12.11的ROM中存放在地址0、1、2和3處的數(shù)據(jù)值WL0GNDBL0WL1WL2WL3VDDBL1Pull-up devicesBL2BL3GND第15頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 16ROM存

9、儲器編程存儲單元和上拉晶體管尺寸的問題噪聲容限換取性能ACTIVE和CONTACT編程方式的比較Cell注意在布線GND信號時采用了擴散區(qū)PolysiliconMetal1DiffusionMetal1 on Diffusion第16頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 17單元的大部分面積用于位線接觸和接地連接解決方案：采用不同的存儲器結(jié)構(gòu) 未被選中的行，字線全部為高電平 WL0WL1WL2WL3VDDPull-up devicesBL3BL2BL1BL0思考題12.31 MOS NAND ROM確定圖12.13的ROM中存放在地址0、1、2和3處

10、的數(shù)據(jù)值第17頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 18NAND結(jié)構(gòu)的主要優(yōu)點(a) 采用Metal-1層編程 (b) 采用降低閾值注入CellPolysiliconMetal1DiffusionMetal1 on Diffusion第18頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 19思考題12.3 NOR和NAND ROM的電壓擺幅假設(shè)圖12.12和圖12.14中的版圖采用我們標準的0.25m CMOS工藝實現(xiàn)， 確定PMOS上拉器件的尺寸使最壞情況下VOL1.5V(VDD=2.5V)。這相當于字線擺幅為1V

11、。確定88和512512陣列的值1. NOR ROM因為每次最多只有一個晶體管可以導(dǎo)通，所以VOL的值與陣列尺寸無關(guān)，也與陣列編程無關(guān)。所要求的PMOS器件的尺寸(W/L)p=5.242. NAND ROM由于是串聯(lián)鏈， VOL的值與存儲器尺寸(行數(shù))及編程都有關(guān)對于(88)陣列：=0.49對于(512512)陣列：=0.0077所以，NAND ROM很少用于8行或16行以上的陣列中第19頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 20思考題12.4 字線和位線的寄生參數(shù)考慮512512陣列的情形1. NOR ROM 字線寄生參數(shù) 線電容和柵電容 線電阻(

12、多晶硅) 位線寄生參數(shù) 電阻不起作用(鋁線) 漏電容和柵漏電容ROM的瞬態(tài)性能瞬態(tài)響應(yīng)的定義存儲陣列的大部分延時來自互連寄生參數(shù)VDDCbitrwordcwordWLBL第20頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 212. NAND ROM 字線寄生參數(shù) 同 NOR ROM 位線寄生參數(shù) 串聯(lián)晶體管鏈的電阻 漏/源和整個柵電容VDDCLrwordcwordcbitrbitWLBL第21頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 22例12.5 一個512512 NOR ROM的傳播延時1. 含有M個單元的分布rc

13、線的字線延時 tword = 0.38(rwordcword)M2 = 0.38(17.5(0.049+0.75)fF)5122 = 1.4ns2. 對于位線，它的響應(yīng)時間取決于翻轉(zhuǎn)方向。假設(shè)有一個(0.5/0.25)下拉器件和一個(1.3125/0.25)上拉晶體管 Cbit = 512(0.8+0.009)fF = 0.46pF tHL = 0.69(13k/2|31k/5.25)0.46pF = 0.98ns tHL = 0.69(31k/5.25)0.46pF = 1.87ns說明：字線延時起主要作用。它幾乎全部來自多晶線的大電阻利用計算數(shù)據(jù)和等效模型，可以推導(dǎo)出存儲器內(nèi)核及其部件的傳

14、播延時的估計值解決字線延時問題從兩端驅(qū)動地址線和采用金屬旁路線仔細分割存儲器成許多尺寸合適的子塊以均衡字線和位線的延時第22頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 23例12.6 一個512512 NAND ROM的傳播延時1. 字線延時與NOR的情況相似 tword = 0.38(rwordcword)M2 = 0.38(15(0.049+0.56)fF)5122 = 1.3ns2. 關(guān)于位線延時，最壞情況發(fā)生在當整個一列除一個單元以外都存放0并且最下面的晶體管導(dǎo)通時。(忽略上拉晶體管的影響) tHL = 0.388.7k0.85fF5112=0.7

15、3s tLH = 0.69(31k/0.0077)(5110.85fF) = 1.2s說明：這些延時在大多數(shù)情況下顯然是不能接受的。把存儲器分割成較小的模塊似乎是唯一合理的選擇第23頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 24功耗與預(yù)充電的存儲陣列 NAND和NOR結(jié)構(gòu)繼承了偽NMOS門的所有缺點：有比邏輯VOL是由上拉和下拉器件的尺寸比決定的靜態(tài)功耗當輸出為低電平時，在電源軌線之間存在靜態(tài)電流通路例12.7 NOR ROM的靜態(tài)功耗考慮(512512)NOR ROM的情況?？梢院侠淼丶僭O(shè)平均有50的輸出是低電平。假設(shè)靜態(tài)電流大約等于0.21mA(輸出

16、電壓為1.5V時)。這意味著在沒有任何操作時，總靜態(tài)功耗為(512/2)0.21mA2.5V=0.14W第24頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 25解決方案：采用預(yù)充電邏輯WL0GNDBL0WL1WL2WL3VDDBL1Precharge devicesBL2BL3GND prePMOS預(yù)充電器件的尺寸可以按需要設(shè)計得較大，而時鐘的設(shè)計變得更加困難第25頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 2612.2.2 非易失性讀寫存儲器浮柵晶體管多了一個額外的多晶硅條插在柵和溝道之間，因而稱為浮柵Floating

17、 gateSourceSubstrateGateDrainn+n+_ptoxtoxGSD器件截面圖 電路符號第26頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 27它的閾值電壓是可編程的0 V5 V0 VDS5 V2.5 V5 VDS20 V10 V5 V20 VDS雪崩注入移去編程電壓后電荷仍被捕獲編程形成了較高的閾值VT由于浮柵為SiO2所包圍，而SiO2是一個極好的絕緣體，所以被捕獲的電荷可以在浮柵上存放許多年，即使在電源電壓被移去之后也是如此，這就是易失性存儲的機理第27頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計.

18、 28可擦除可編程只讀存儲器(EPROM)優(yōu)點結(jié)構(gòu)簡單、密度極高、可以低成本來生產(chǎn)大容量存儲器缺點擦除過程慢、有限的耐久性、編程過程功耗很大擦除過程必須在“系統(tǒng)外”進行第28頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 29電擦除可編程只讀存儲器(EEPROM)Floating gateSourceSubstratepGateDrainn1n12030 nm10 nm-10 V10 VIVGDWLBLVDD第29頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 30快閃電擦除可編程只讀存儲器(Flash)應(yīng)用最普遍的非易失性存

19、儲器結(jié)構(gòu)是EPROM和EEPROM方法的組合一次擦除許多存儲單元Flash概念的來源Control gateerasurep-substrateFloating gateThin tunneling oxiden1sourcen1drainprogramming第30頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 31NOR Flash 存儲器的基本操作A. 擦除操作第31頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 32NOR Flash 存儲器的基本操作B. 寫操作第32頁，共62頁，2022年，5月20日，21點30分

20、，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 33NOR Flash 存儲器的基本操作C. 讀操作第33頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 34非易失性存儲器的新趨勢多位存儲的非易失性存儲器FRAMMRAM非易失性讀寫存儲器小結(jié)第34頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 3512.2.3 讀寫存儲器(RAM)靜態(tài)隨機存取存儲器(SRAM)WLBLVDDM5M6M4M1M2M3BLQQ第35頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 36例題12.8 CMOS SRAM讀操作WLBL

21、VDDM5M6M4M1VDDVDDVDDBLQ= 1Q= 0CbitCbit第36頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 37000.20.40.60.811.20.5Voltage rise V11.21.52Cell Ratio (CR)2.53Voltage Rise (V)CMOS SRAM 分析(讀操作)第37頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 38例題12.9 CMOS SRAM寫操作BL= 1BL= 0Q= 0Q= 1M1M4M5M6VDDVDDWL第38頁，共62頁，2022年，5月20日，

22、21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 39CMOS SRAM 分析(寫操作)第39頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 40SRAM單元的性能VDDGNDQQWLBLBLM1M3M4M2M5M6六管CMOS SRAM存儲器單元的版圖第40頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 41M3RLRLVDDWLQQM1M2M4BLBL電阻負載SRAM單元(四管CMOS SRAM）第41頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 42動態(tài)隨機存取存儲器(DRAM)WWLBL1

23、M1XM3M2CSBL2RWLVDDVDD2VTDVVDD2VTBL2BL1XRWLWWL三管動態(tài)存儲單元第42頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 43BL2BL1GNDRWLWWLM3M2M1三管動態(tài)存儲單元的版圖例子第43頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 44單管動態(tài)存儲單元第44頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 45DV(1)V(1)V(0)tVPREVBLSense amp activatedWord line activated敏感放大器操作讀

24、操作期間的位線電壓波形第45頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 46M1wordlineDiffusedbit linePolysilicongatePolysiliconplateCapacitorMetal word linePolySiO2Field Oxiden+n+Inversion layerinduced byplate biasPoly采用多晶硅擴散電容作為存儲節(jié)點的1T DRAM單元A. 截面圖 B.版圖第46頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 47先進的1T DRAM存儲單元Cell

25、 Plate SiCapacitor InsulatorStorage Node Poly2nd Field OxideRefilling PolySi SubstrateCapacitor dielectric layerCell plateWord lineInsulating LayerIsolationTransfer gateStorage electrodeA. 溝槽電容單元 B. 堆疊電容單元第47頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 4812.2.4 按內(nèi)容尋址或相聯(lián)存儲器(CAM)除存儲數(shù)據(jù)外，它還能有效地將所有存儲數(shù)據(jù)與新輸入的數(shù)

26、據(jù)進行比較CAMBitWordBitCAMBitBitCAMWordWired-NOR Match LineMatchM1M2M7M6M4M5M8M9M3intSWordCAMBitBitS9管CAM單元第48頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 49Address DecoderHit LogicCAMARRAYInput DriversTagHitAddressSRAMARRAYSense Amps / Input DriversDataR/W例12.11 相聯(lián)存儲器在高速緩存中的應(yīng)用第49頁，共62頁，2022年，5月20日，21點30分，星期

27、三存儲器和陣列結(jié)構(gòu)設(shè)計. 5012.6 存儲器設(shè)計的實例研究12.6.1 可編程邏輯陣列GNDGNDGNDGNDGNDGNDGNDVDDX0X0X1f0f1X1X2X2AND-planeOR-planeVDD圖12.74 偽NMOS PLA第50頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 51GNDGNDVDDANDAND-planeOR-planeANDX0X0X1X1X2X2VDDORORf0f1圖12.75 PLA的動態(tài)實現(xiàn)第51頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 52tpretevalDummy AND rowDummy AND rowORANDORANDANDA. 時鐘信號 B. 時序產(chǎn)生電路圖12.76 自定時動態(tài)PLA時鐘信號的產(chǎn)生第52頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 5312.6.2 4Mb SRAM圖12.77 分級字線選擇技術(shù)第53頁，共62頁，2022年，5月20日，21點30分，星期三存儲器和陣列結(jié)構(gòu)設(shè)計. 54Bit-lineloadBlockselectATDBEQLocalWLMemory cellI/O lineI/OB/TCDSense amplifierCDCDI/OB/TA. 靈敏放大器第