第9章時(shí)序電路(半導(dǎo)體集成電路共14章)課件

1、半導(dǎo)體集成電路學(xué)校：西安理工大學(xué)院系：自動(dòng)化學(xué)院電子工程系專業(yè)：電子、微電 時(shí)間：秋季學(xué)期2022/10/141半導(dǎo)體學(xué)校：西安理工大學(xué)2022/10/111第9章 時(shí)序電路（觸發(fā)器）2022/10/142第9章 時(shí)序電路（觸發(fā)器）2022/10/112內(nèi)容提要引言鎖存器 靜態(tài)鎖存器 動(dòng)態(tài)鎖存器寄存器施密特觸發(fā)器2022/10/143內(nèi)容提要引言2022/10/113組合邏輯OutputsInputs一、引 言輸出直接與輸入的某種邏輯組合相關(guān)邏輯電路OutputsInputs輸出不僅與當(dāng)前輸入，而且與前一個(gè)輸出相關(guān)存儲(chǔ)元件2022/10/144電子工程系 余寧梅組合邏輯OutputsInput

2、s一、引 言輸出直接與輸入對(duì)組合邏輯電路組合邏輯對(duì)時(shí)序邏輯電路時(shí)序邏輯保持無條件反映輸入信號(hào)的變化有條件反映輸入信號(hào)的變化2022/10/145對(duì)組合邏輯電路組合邏輯對(duì)時(shí)序邏輯電路時(shí)序邏輯保持無條件反映輸邏輯運(yùn)算OutputsInputs數(shù)據(jù)保持電路時(shí)序邏輯電路的構(gòu)成數(shù)據(jù)保持電路實(shí)現(xiàn)邏輯運(yùn)算Inputs數(shù)據(jù)保持電路ClkOutput2022/10/146邏輯運(yùn)算OutputsInputs數(shù)據(jù)保持電路時(shí)序邏輯電路的0110011數(shù)據(jù)保持機(jī)理靜態(tài)保持動(dòng)態(tài)保持112022/10/1470110011數(shù)據(jù)保持機(jī)理靜態(tài)保持動(dòng)態(tài)保持112022時(shí)序邏輯電路的基本單元鎖存器當(dāng)時(shí)鐘信號(hào)為高（或低）時(shí)傳輸數(shù)據(jù)。

3、其他時(shí)間保持?jǐn)?shù)據(jù) DClkQDClkQ寄存器時(shí)鐘上升沿或下降沿到來時(shí)傳輸數(shù)據(jù)。其他情況保持?jǐn)?shù)據(jù)ClkClkDDQQ2022/10/148時(shí)序邏輯電路的基本單元鎖存器DClkQDClkQ寄存器Clk電平靈敏（ Level Sensitive）, 不是邊沿觸發(fā)可以是正電平靈敏或負(fù)電平靈敏，當(dāng)時(shí)鐘為高電平（或低電平）時(shí)，輸入的任何變化經(jīng)過一段延遲就會(huì)反映在輸出端上二、鎖存器（ Latch ）2022/10/149電平靈敏（ Level Sensitive）, 不是邊沿觸發(fā)2022/10/14102022/10/11101. 靜態(tài)鎖存器基于或非門的SR （set-reset）鎖存器(1) SR鎖存器2

4、022/10/14111. 靜態(tài)鎖存器基于或非門的SR （set-reset）鎖存npnRpnpnSp基于或非門的SR （set-reset）鎖存器版圖見P156QQ2022/10/1412npnRpnpnSp基于或非門的SR （set-reset）基于與非門的SR （set-reset）鎖存器SRQQ00111010010111QQ2022/10/1413基于與非門的SR （set-reset）鎖存器SRQQ001帶時(shí)鐘控制的SR （set-reset）鎖存器SRQQCKSRQQCKCK1時(shí)SR鎖存器工作， CK0時(shí)輸出維持電路圖見P158圖8.382022/10/1414帶時(shí)鐘控制的SR

5、（set-reset）鎖存器SRQQCKS(2) D鎖存器QQCKDQDCKQQ0Q11100011DCKQQCK1時(shí)D鎖存器傳輸數(shù)據(jù)， CK0時(shí)輸出維持2022/10/1415(2) D鎖存器QQCKDQDCKQQ0Q111000112. 動(dòng)態(tài)鎖存器C1C2DQCLKC1C2CLKCLKDQC1C2CLKCLKDQQ（1）簡(jiǎn)單的動(dòng)態(tài)鎖存器2022/10/14162. 動(dòng)態(tài)鎖存器C1C2DQCLKC1C2CLKCLKDQC（2）半靜態(tài)鎖存器QQQQ在動(dòng)態(tài)鎖存中引入靜態(tài)鎖存DCLKCLKQ弱反相器實(shí)現(xiàn)（強(qiáng)制寫入）（控制門可僅用NMOS實(shí)現(xiàn)）2022/10/1417（2）半靜態(tài)鎖存器QQQQ在動(dòng)態(tài)

6、鎖存中引入靜態(tài)鎖存DCLKCDCLKCLKQ基于傳輸門MUX的Latch(見書P160)（1）尺寸設(shè)計(jì)容易（2）晶體管數(shù)目多（時(shí)鐘負(fù)載因而功耗大）Q2022/10/1418DCLKCLKQ基于傳輸門MUX的Latch(見書P160)基于MUX的 Latches負(fù)電平鎖存器(當(dāng) CLK= 0時(shí)透明傳輸)正負(fù)電平鎖存器(當(dāng) CLK= 1時(shí)透明傳輸)CLK10DQ0CLK1DQ2022/10/1419基于MUX的 Latches負(fù)電平鎖存器正負(fù)電平鎖存器CLK2022/10/14202022/10/11202022/10/14212022/10/1121DClkQ寄存器（觸發(fā)器）在時(shí)鐘的上升或下降沿

7、鎖存數(shù)據(jù) ClkDQ二、觸發(fā)器（ Flip Flop）/寄存器（Register)2022/10/1422DClkQ寄存器（觸發(fā)器）ClkDQ二、觸發(fā)器（ Flip 1.觸發(fā)器的建立時(shí)間（setup time)、維持時(shí)間（hold time)和延遲時(shí)間tC-QClkDQTsetupTsetup：在時(shí)鐘沿到來之前數(shù)據(jù)輸入端必須保持穩(wěn)定的時(shí)間ClkDQTholdThold：在時(shí)鐘沿到來之后數(shù)據(jù)輸入端必須保持穩(wěn)定的時(shí)間2022/10/14231.觸發(fā)器的建立時(shí)間（setup time)、維持時(shí)間（hoClkDQtC-Q延遲時(shí)間tC-Q：時(shí)鐘沿與輸出端之間的延遲（clock to Q）。2022/10

8、/1424ClkDQtC-Q延遲時(shí)間tC-Q：時(shí)鐘沿與輸出端之間的延遲2.觸發(fā)器電路：正負(fù)電平靈敏的兩個(gè)Latch構(gòu)成主從（Master-Slave ）邊沿觸發(fā)器時(shí)鐘為高電平時(shí)，主Latch 維持，QM 值保持不變，輸出值Q 等于時(shí)鐘上升沿前的輸入D 的值，效果等同于“正沿觸發(fā)”2022/10/14252.觸發(fā)器電路：正負(fù)電平靈敏的兩個(gè)Latch構(gòu)成主從（MaQDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclkmaster transparentslave holdmaster holdslave transparent正負(fù)電平靈敏的兩個(gè)Latch構(gòu)成主從

9、（Master-Slave ）邊沿觸發(fā)器2022/10/1426QDclkQMI1I2I3I4I5I6T2T1T3T4Mas在時(shí)鐘信號(hào)到來之前輸入信號(hào)必須穩(wěn)定的時(shí)間建立（set-up)時(shí)間:tsetuptsetup-0.500.511.522.5300.20.40.60.81CLKDQM2022/10/1427在時(shí)鐘信號(hào)到來之前輸入信號(hào)必須穩(wěn)定的時(shí)間建立（set-up)傳輸門主從（Master-Slave ）邊沿觸發(fā)寄存器的建立時(shí)間tsutpd-I1tpd-T1tpd-I3tpd-I2tsetup=3 * tpd_inv + tpd_t2022/10/1428傳輸門主從（Master-Slav

10、e ）邊沿觸發(fā)寄存器的建立建立時(shí)間仿真VoltsTime (ns)DclkQQMI2 outtsetup = 0.21 ns動(dòng)作正常！2022/10/1429建立時(shí)間仿真VoltsTime (ns)DclkQQMI2 VoltsTime (ns)DclkQQMI2 outtsetup = 0.20 ns數(shù)據(jù)傳輸失?。〗r(shí)間仿真2022/10/1430VoltsTime (ns)DclkQQMI2 outtse在時(shí)鐘信號(hào)到來后，輸入信號(hào)應(yīng)該保持的時(shí)間維持（hold)時(shí)間:tholdtholdThold=0QM的值維持D的值，OKThold0只要QM的值維持D的值，OK2022/10/1431在

11、時(shí)鐘信號(hào)到來后，輸入信號(hào)應(yīng)該保持的時(shí)間維持（hold)時(shí)間在時(shí)鐘信號(hào)到來之后，輸出信號(hào)發(fā)生變化所需時(shí)間傳輸延遲時(shí)間:tc-qVoltstc-q(LH)tc-q(HL)2022/10/1432在時(shí)鐘信號(hào)到來之后，輸出信號(hào)發(fā)生變化所需時(shí)間傳輸延遲時(shí)間:t傳輸門主從（Master-Slave ）邊沿觸發(fā)寄存器的傳輸延遲tc-qtpd-T3tpd-I6tc-q= tpd_inv + tpd_t2022/10/1433傳輸門主從（Master-Slave ）邊沿觸發(fā)寄存器的傳輸3.時(shí)鐘重疊問題CLKCLKAB(a) 電路結(jié)構(gòu)XDQCLKCLK!clkclk理想的時(shí)鐘!clkclk非理想的時(shí)鐘時(shí)鐘傾斜（s

12、kew)1-1 overlap 0-0 overlap2022/10/14343.時(shí)鐘重疊問題CLKCLKAB(a) 電路結(jié)構(gòu)XDQCLKDclkX!clk!Q!clkQclkBAP1P2P3P4I1I2I3I4（1）當(dāng)Clk 和!Clk 同時(shí)為高時(shí)，A 點(diǎn)同時(shí)為D 和B 點(diǎn)驅(qū)動(dòng)，造成不定狀態(tài)（2）當(dāng)Clk 和!Clk 同時(shí)為高一段較長(zhǎng)時(shí)間時(shí)，D 可以直接穿通經(jīng)過主從觸發(fā)器（3）采用兩相位不重迭時(shí)鐘可以解決此問題，但時(shí)鐘不重迭部分不能太長(zhǎng)以免漏電時(shí)間過長(zhǎng)引起出錯(cuò)2022/10/1435DclkX!clk!Q!clkQclkBAP1P2P3P4I4.兩相時(shí)鐘Dclk1Xclk2!Qclk2Qcl

13、k1BAP1P2P3P4I1I2I3I4clk2clk1master transparentslave holdmaster holdslave transparent動(dòng)態(tài)存儲(chǔ)tnon_overlap2022/10/14364.兩相時(shí)鐘Dclk1Xclk2!Qclk2Qclk1BAP兩相時(shí)鐘發(fā)生器clkclk1clk2ABclkBclk1clk2A2022/10/1437兩相時(shí)鐘發(fā)生器clkclk1clk2ABclkBclk1cl5.C2MOS RegisterClocked CMOS動(dòng)態(tài)寄存器2022/10/14385.C2MOS RegisterClocked CMOS動(dòng)態(tài)對(duì)時(shí)鐘重疊不敏感

14、M1DQM4M200VDDXM5M8M6VDD(a) (0-0) overlapM3M1DQM21VDDXM71M5M6VDD(b) (1-1) overlap數(shù)據(jù)D（0）可以傳遞到X（1），但不會(huì)傳遞到Q數(shù)據(jù)D（1）可以傳遞到X（0），但不會(huì)傳遞到Q（但有維持時(shí)間要求）!clkclk2022/10/1439對(duì)時(shí)鐘重疊不敏感M1DQM4M200VDDXM5M8M6VDDQClkClk2022/10/1440DQClkClk2022/10/11406.脈沖觸發(fā)（Pulsed)寄存器優(yōu)點(diǎn)：晶體管數(shù)目少，時(shí)鐘負(fù)載小缺點(diǎn)：設(shè)計(jì)驗(yàn)證復(fù)雜常用于高性能處理器中(TSPC)建立時(shí)間: 0維持時(shí)間: 脈沖寬度延

15、遲時(shí)間: 2INV2022/10/14416.脈沖觸發(fā)（Pulsed)寄存器優(yōu)點(diǎn)：晶體管數(shù)目少，時(shí)鐘負(fù)7.施密特觸發(fā)器電壓傳輸特性曲線VTC類似于磁滯回線對(duì)變化緩慢的輸入信號(hào)輸出信號(hào)能快速響應(yīng) 2022/10/14427.施密特觸發(fā)器電壓傳輸特性曲線VTC類似于磁滯回線2022一般的反向器tvVM=VDD/2VinVoutVM2022/10/1443一般的反向器tvVM=VDD/2VinVoutVM2022/一般的反向器tvVM=VDD/2VinVoutVM輸出信號(hào)從高到低翻轉(zhuǎn)的邏輯閾值輸出信號(hào)從低到高翻轉(zhuǎn)的邏輯閾值2022/10/1444一般的反向器tvVM=VDD/2VinVoutVM輸出

16、信號(hào)從施密特觸發(fā)器tvVMVinVoutVM+VMVM-VM+2022/10/1445施密特觸發(fā)器tvVMVinVoutVM+VMVM-VM+tVINVM+VM-施密特觸發(fā)器tVOUT2022/10/1446tVINVM+VM-施密特觸發(fā)器tVOUT2022/10/1施密特觸發(fā)器可以有效抑制噪聲2022/10/1447施密特觸發(fā)器可以有效抑制噪聲2022/10/1147用施密特觸發(fā)器可以抑制噪聲2022/10/1448用施密特觸發(fā)器可以抑制噪聲2022/10/1148CMOS Schmitt Trigger反相器的閾值取決于P管和N管的尺寸之比。Vout為0時(shí)，相當(dāng)于M4與M2并聯(lián)，為1時(shí)，相

17、當(dāng)于M3與M1并聯(lián)，從而相當(dāng)于改變了兩管尺寸之比。VinM2M1VDDXVoutM4M32022/10/1449CMOS Schmitt Trigger反相器的閾值取決于P邏輯閾值與晶體管尺寸的關(guān)系1001010.80.911.11.21.31.41.51.61.71.8MV (V)Wp/Wn0.25um晶體管VDD=2.5vPMOS大NMOS大2022/10/1450邏輯閾值與晶體管尺寸的關(guān)系1001010.80.911.11Schmitt Trigger VTC2.5VX (V)VM2VM1Vin (V)Voltage-transfer characteristics with hysteresis.The effect of varying the ratio of thePMOS deviceM4. The width isk* 0.5 m.m2.01.51.00