數(shù)字電子技術(shù)課件

數(shù)字電子技術(shù)湖南計(jì)算機(jī)高等?？茖W(xué)校李中發(fā)胡錦制作數(shù)字電子技術(shù)湖南計(jì)算機(jī)高等?？茖W(xué)校李中發(fā)胡錦制作1第２章組合邏輯電路學(xué)習(xí)要點(diǎn)：組合電路的分析方法和設(shè)計(jì)方法利用數(shù)據(jù)選擇器和可編程邏輯器件進(jìn)行邏輯設(shè)計(jì)的方法加法器、編碼器、譯碼器等中規(guī)模集成電路的邏輯功能和使用方法第２章組合邏輯電路學(xué)習(xí)要點(diǎn)：2第２章組合邏輯電路2.1組合邏輯電路的分析與設(shè)計(jì)方法2.2加法器2.3數(shù)值比較器2.4編碼器2.5譯碼器2.6數(shù)據(jù)選擇器2.7數(shù)據(jù)分配器2.8只讀存儲器(ROM)2.9可編程邏輯器件(PLD)退出第２章組合邏輯電路2.1組合邏輯電路的分析與設(shè)計(jì)方法3２.1組合邏輯電路的分析與設(shè)計(jì)方法2.1.1組合邏輯電路的分析方法2.1.2組合邏輯電路的設(shè)計(jì)方法2.1.3組合邏輯電路中的競爭冒險(xiǎn)退出２.1組合邏輯電路的分析與設(shè)計(jì)方法2.1.1組合邏4組合電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無反饋環(huán)路（無記憶）組合電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無52.1.1組合邏輯電路的分析方法邏輯圖邏輯表達(dá)式11最簡與或表達(dá)式化簡22從輸入到輸出逐級寫出2.1.1組合邏輯電路的分析方法邏輯圖邏輯表達(dá)式16最簡與或表達(dá)式3真值表34電路的邏輯功能當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。4最簡與或表達(dá)式3真值表34電路的邏輯功能當(dāng)7邏輯圖邏輯表達(dá)式例：最簡與或表達(dá)式邏輯圖邏輯表達(dá)式例：最簡與或表達(dá)式8真值表用與非門實(shí)現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個(gè)為0，Y=1；A、B全為1時(shí)，Y=0。所以Y和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系。電路的邏輯功能真值表用與非門實(shí)現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸9真值表電路功能描述2.1.2組合邏輯電路的設(shè)計(jì)方法例：設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時(shí)為1，斷開時(shí)為0；燈亮?xí)rY為1，燈滅時(shí)Y為0。根據(jù)邏輯要求列出真值表。1窮舉法1真值表電路功能描述2.1.2組合邏輯電路的設(shè)計(jì)方法例：102邏輯表達(dá)式或卡諾圖最簡與或表達(dá)式化簡32已為最簡與或表達(dá)式4邏輯變換5邏輯電路圖用與非門實(shí)現(xiàn)用異或門實(shí)現(xiàn)2邏輯表達(dá)式或卡諾圖最簡與或表達(dá)式化簡3211真值表電路功能描述例：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。1窮舉法122邏輯表達(dá)式真值表電路功能描述例：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉123卡諾圖最簡與或表達(dá)式化簡45邏輯變換6邏輯電路圖3化簡4111Y=AB+AC563卡諾圖最簡與或表達(dá)式化簡45邏輯變換6132.1.3組合電路中的競爭冒險(xiǎn)1、產(chǎn)生競爭冒險(xiǎn)的原因在組合電路中，當(dāng)輸入信號的狀態(tài)改變時(shí)，輸出端可能會出現(xiàn)不正常的干擾信號，使電路產(chǎn)生錯(cuò)誤的輸出，這種現(xiàn)象稱為競爭冒險(xiǎn)。產(chǎn)生競爭冒險(xiǎn)的原因：主要是門電路的延遲時(shí)間產(chǎn)生的。干擾信號2.1.3組合電路中的競爭冒險(xiǎn)1、產(chǎn)生競爭冒險(xiǎn)的原因在142、消除競爭冒險(xiǎn)的方法有圈相切，則有競爭冒險(xiǎn)增加冗余項(xiàng)，消除競爭冒險(xiǎn)2、消除競爭冒險(xiǎn)的方法有圈相切，則有競爭冒險(xiǎn)增加冗余項(xiàng)，15本節(jié)小結(jié)①組合電路的特點(diǎn)：在任何時(shí)刻的輸出只取決于當(dāng)時(shí)的輸入信號，而與電路原來所處的狀態(tài)無關(guān)。實(shí)現(xiàn)組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。②組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達(dá)式、卡諾圖和波形圖等5種方法來描述，它們在本質(zhì)上是相通的，可以互相轉(zhuǎn)換。③組合電路的設(shè)計(jì)步驟：邏輯圖→寫出邏輯表達(dá)式→邏輯表達(dá)式化簡→列出真值表→邏輯功能描述。④組合電路的設(shè)計(jì)步驟：列出真值表→寫出邏輯表達(dá)式或畫出卡諾圖→邏輯表達(dá)式化簡和變換→畫出邏輯圖。在許多情況下，如果用中、大規(guī)模集成電路來實(shí)現(xiàn)組合函數(shù)，可以取得事半功倍的效果。本節(jié)小結(jié)①組合電路的特點(diǎn)：在任何時(shí)刻的輸出只取決于當(dāng)時(shí)的輸16２.2加法器2.2.1半加器和全加器2.2.2加法器2.2.3加法器的應(yīng)用退出２.2加法器2.2.1半加器和全加器2.2.2171、半加器2.2.1半加器和全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進(jìn)位1、半加器2.2.1半加器和全加器能對兩個(gè)1位二進(jìn)制數(shù)181、全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來的進(jìn)位，Si：本位的和，Ci：向高位的進(jìn)位。1、全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即19全加器的邏輯圖和邏輯符號全加器的邏輯圖和邏輯符號20用與門和或門實(shí)現(xiàn)用與門和或門實(shí)現(xiàn)21用與或非門實(shí)現(xiàn)先求Si和Ci。為此，合并值為0的最小項(xiàng)。再取反，得：用與或非門實(shí)現(xiàn)先求Si和Ci。為此，合并值為0的最小項(xiàng)。22數(shù)字電子技術(shù)課件23實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、串行進(jìn)位加法器2.2.2加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號是由低位向高位逐級傳遞的，速度不高。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、串行進(jìn)位加法器2.242、并行進(jìn)位加法器（超前進(jìn)位加法器）進(jìn)位生成項(xiàng)進(jìn)位傳遞條件進(jìn)位表達(dá)式和表達(dá)式4位超前進(jìn)位加法器遞推公式2、并行進(jìn)位加法器（超前進(jìn)位加法器）進(jìn)位生成項(xiàng)進(jìn)位傳遞條件進(jìn)25超前進(jìn)位發(fā)生器超前進(jìn)位發(fā)生器26加法器的級連集成二進(jìn)制4位超前進(jìn)位加法器加法器的級連集成二進(jìn)制4位超前進(jìn)位加法器272.2.2加法器的應(yīng)用1、8421BCD碼轉(zhuǎn)換為余3碼BCD碼+0011=余3碼2、二進(jìn)制并行加法/減法器C0-1＝0時(shí)，B0=B，電路執(zhí)行A+B運(yùn)算；當(dāng)C0-1＝1時(shí)，B1=B，電路執(zhí)行A－B=A+B運(yùn)算。2.2.2加法器的應(yīng)用1、8421BCD碼轉(zhuǎn)換為余3283、二-十進(jìn)制加法器修正條件3、二-十進(jìn)制加法器修正條件29本節(jié)小結(jié)能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。串行進(jìn)位加法器電路簡單、但速度較慢，超前進(jìn)位加法器速度較快、但電路復(fù)雜。加法器除用來實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。本節(jié)小結(jié)能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電30２.3數(shù)值比較器2.3.11位數(shù)值比較器2.3.24位數(shù)值比較器2.3.3數(shù)值比較器的位數(shù)擴(kuò)展退出２.3數(shù)值比較器2.3.11位數(shù)值比較器2.3.31用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。2.3.11位數(shù)值比較器設(shè)A＞B時(shí)L1＝1；A＜B時(shí)L2＝1；A＝B時(shí)L3＝1。得1位數(shù)值比較器的真值表。用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱32邏輯表達(dá)式邏輯圖邏輯表達(dá)式邏輯圖332.3.24位數(shù)值比較器2.3.24位數(shù)值比較器34真值表中的輸入變量包括A3與B3、A2與B2、A1與B1

、A0與B0和A＇與B＇的比較結(jié)果，A＇>B＇、A＇<B＇和A＇=B＇。A＇與B＇是另外兩個(gè)低位數(shù)，設(shè)置低位數(shù)比較結(jié)果輸入端，是為了能與其它數(shù)值比較器連接，以便組成更多位數(shù)的數(shù)值比較器；3個(gè)輸出信號L1(A＞B)、L2(A＜B)、和L3(A＝B)分別表示本級的比較結(jié)果。真值表中的輸入變量包括A3與B3、A2與B2、A1與B1、35邏輯圖邏輯圖362.3.3比較器的級聯(lián)集成數(shù)值比較器2.3.3比較器的級聯(lián)集成數(shù)值比較器37串聯(lián)擴(kuò)展TTL電路：最低4位的級聯(lián)輸入端A＇>B＇、A＇<B＇和A＇=B＇必須預(yù)先分別預(yù)置為0、0、1。CMOS電路：各級的級聯(lián)輸入端A＇>B＇必須預(yù)先預(yù)置為0

，最低4位的級聯(lián)輸入端A＇<B＇和A＇=B＇必須預(yù)先預(yù)置為0、1。串聯(lián)擴(kuò)展TTL電路：最低4位的級聯(lián)輸入端A＇>B＇、A＇<38并聯(lián)擴(kuò)展并聯(lián)擴(kuò)展39本節(jié)小結(jié)在各種數(shù)字系統(tǒng)尤其是在計(jì)算機(jī)中，經(jīng)常需要對兩個(gè)二進(jìn)制數(shù)進(jìn)行大小判別，然后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進(jìn)行比較的兩個(gè)二進(jìn)制數(shù)，輸出是比較的結(jié)果。利用集成數(shù)值比較器的級聯(lián)輸入端，很容易構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴(kuò)展方式有串聯(lián)和并聯(lián)兩種。擴(kuò)展時(shí)需注意TTL電路與CMOS電路在連接方式上的區(qū)別。本節(jié)小結(jié)在各種數(shù)字系統(tǒng)尤其是在計(jì)算機(jī)中，經(jīng)常需要對兩個(gè)二進(jìn)40２.4編碼器2.4.1二進(jìn)制編碼器2.4.2二-十進(jìn)制編碼器退出２.4編碼器2.4.1二進(jìn)制編碼器2.4.241實(shí)現(xiàn)編碼操作的電路稱為編碼器。2.4.1二進(jìn)制編碼器1、3位二進(jìn)制編碼器輸入8個(gè)互斥的信號輸出3位二進(jìn)制代碼真值表實(shí)現(xiàn)編碼操作的電路稱為編碼器。2.4.1二進(jìn)制編碼器142邏輯表達(dá)式邏輯圖邏輯表達(dá)式邏輯圖432、3位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表2、3位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級44邏輯表達(dá)式邏輯表達(dá)式45邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸出端和輸入端都加上反相器就可以了。邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只462、集成3位二進(jìn)制優(yōu)先編碼器ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實(shí)現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。YEX＝0表示是編碼輸出；YEX＝1表示不是編碼輸出。集成3位二進(jìn)制優(yōu)先編碼器74LS1482、集成3位二進(jìn)制優(yōu)先編碼器ST為使能輸入端，低電平有效。Y47集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(48集成3位二進(jìn)制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先編碼器集成3位二進(jìn)制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先492.4.2二-十進(jìn)制編碼器1、8421BCD碼編碼器輸入10個(gè)互斥的數(shù)碼輸出4位二進(jìn)制代碼真值表2.4.2二-十進(jìn)制編碼器1、8421BCD碼編碼器50邏輯表達(dá)式邏輯圖邏輯表達(dá)式邏輯圖512、8421BCD碼優(yōu)先編碼器真值表2、8421BCD碼優(yōu)先編碼器真值表52邏輯表達(dá)式邏輯表達(dá)式53邏輯圖邏輯圖543、集成10線-4線優(yōu)先編碼器3、集成10線-4線優(yōu)先編碼器55本節(jié)小結(jié)

用二進(jìn)制代碼表示特定對象的過程稱為編碼；實(shí)現(xiàn)編碼操作的電路稱為編碼器。編碼器分二進(jìn)制編碼器和十進(jìn)制編碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法也相同。集成二進(jìn)制編碼器和集成十進(jìn)制編碼器均采用優(yōu)先編碼方案。本節(jié)小結(jié)用二進(jìn)制代碼表示特定對象的過程稱為編碼；實(shí)現(xiàn)編碼操56２.5譯碼器2.5.1二進(jìn)制譯碼器2.5.2二-十進(jìn)制譯碼器2.5.3顯示譯碼器退出2.5.4譯碼器的應(yīng)用２.5譯碼器2.5.1二進(jìn)制譯碼器2.5.257把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。2.5.1二進(jìn)制譯碼器設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為2n個(gè)，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個(gè)輸出中只有一個(gè)為1（或?yàn)?），其余全為0（或?yàn)?）。二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電581、3位二進(jìn)制譯碼器真值表輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥的信號1、3位二進(jìn)制譯碼器真值表輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥59邏輯表達(dá)式邏輯圖電路特點(diǎn)：與門組成的陣列邏輯表達(dá)式邏輯圖電路特點(diǎn)：與門組成的陣列602、集成二進(jìn)制譯碼器74LS138A2、A1、A0為二進(jìn)制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當(dāng)G1＝1、時(shí)，譯碼器處于工作狀態(tài)；當(dāng)G1＝0、時(shí)，譯碼器處于禁止?fàn)顟B(tài)。2、集成二進(jìn)制譯碼器74LS138A2、A1、A0為二進(jìn)制譯61真值表輸入：自然二進(jìn)制碼輸出：低電平有效真值表輸入：自然二進(jìn)制碼輸出：低電平有效623、74LS138的級聯(lián)3、74LS138的級聯(lián)63二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個(gè)十進(jìn)制數(shù)字相對應(yīng)的10個(gè)信號，用Y9～Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。2.5.2二-十進(jìn)制譯碼器1、8421BCD碼譯碼器

把二-十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號的電路，稱為二-十進(jìn)制譯碼器。二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD64真值表真值表65邏輯表達(dá)式邏輯圖邏輯表達(dá)式邏輯圖66將與門換成與非門，則輸出為反變量，即為低電平有效。將與門換成與非門，則輸出為反變量，即為低電平有效。67２、集成8421BCD碼譯碼器74LS42２、集成8421BCD碼譯碼器74LS42682.5.3顯示譯碼器1、數(shù)碼顯示器

用來驅(qū)動各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。2.5.3顯示譯碼器1、數(shù)碼顯示器用來驅(qū)動各種顯示69數(shù)字電子技術(shù)課件70b=c=f=g=1，a=d=e=0時(shí)c=d=e=f=g=1，a=b=0時(shí)共陰極b=c=f=g=1，a=d=e=0時(shí)c=d=e=f=g=1，712、顯示譯碼器真值表僅適用于共陰極LED真值表2、顯示譯碼器真值表僅適用于共陰極LED真值表72a的卡諾圖a的卡諾圖73b的卡諾圖c的卡諾圖b的卡諾圖c的卡諾圖74d的卡諾圖e的卡諾圖d的卡諾圖e的卡諾圖75f的卡諾圖g的卡諾圖f的卡諾圖g的卡諾圖76邏輯表達(dá)式邏輯表達(dá)式77邏輯圖邏輯圖782、集成顯示譯碼器74LS48引腳排列圖2、集成顯示譯碼器74LS48引腳排列圖79功能表功能表80輔助端功能輔助端功能812.5.4譯碼器的應(yīng)用1、用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)②畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)這些函數(shù)的接線圖。①寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非-與非形式。2.5.4譯碼器的應(yīng)用1、用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)②822、用二進(jìn)制譯碼器實(shí)現(xiàn)碼制變換十進(jìn)制碼8421碼2、用二進(jìn)制譯碼器實(shí)現(xiàn)碼制變換十進(jìn)制碼8421碼83十進(jìn)制碼余3碼十進(jìn)制碼余3碼84十進(jìn)制碼2421碼十進(jìn)制碼2421碼853、數(shù)碼顯示電路的動態(tài)滅零3、數(shù)碼顯示電路的動態(tài)滅零86本節(jié)小結(jié)把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。實(shí)際上譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法也相同。二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形式，所以，由二進(jìn)制譯碼器加上或門即可實(shí)現(xiàn)任何組合邏輯函數(shù)。此外，用4線-16線譯碼器還可實(shí)現(xiàn)BCD碼到十進(jìn)制碼的變換。本節(jié)小結(jié)把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯87２.6數(shù)據(jù)選擇器2.6.14選1數(shù)據(jù)選擇器2.6.2集成數(shù)據(jù)選擇器2.6.3用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)退出２.6數(shù)據(jù)選擇器2.6.14選1數(shù)據(jù)選擇器2.6882.6.14選1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪１路輸出。2.6.14選1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入89邏輯圖邏輯圖902.6.2集成數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效，即S=0時(shí)芯片被選中，處于工作狀態(tài)；S=1時(shí)芯片被禁止，Y≡0。2.6.2集成數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74LS91集成8選1數(shù)據(jù)選擇器74LS151集成8選1數(shù)據(jù)選擇器74LS1519274LS151的真值表74LS151的真值表93數(shù)據(jù)選擇器的擴(kuò)展數(shù)據(jù)選擇器的擴(kuò)展942.6.2用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)基本原理數(shù)據(jù)選擇器的主要特點(diǎn)：（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項(xiàng)。（3）一般情況下，Di可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。2.6.2用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)基本原理數(shù)據(jù)選擇器的95基本步驟確定數(shù)據(jù)選擇器確定地址變量21n個(gè)地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實(shí)現(xiàn)n＋1個(gè)變量的函數(shù)。3個(gè)變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)1選用74LS153274LS153有兩個(gè)地址變量?；静襟E確定數(shù)據(jù)選擇器確定地址變量21n個(gè)地址變96求Di3（1）公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：4選1數(shù)據(jù)選擇器輸出信號的表達(dá)式：比較L和Y，得：3求Di3（1）公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：4選1數(shù)據(jù)選97畫連線圖44畫連線圖4498求Di的方法（2）真值表法C=1時(shí)L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0時(shí)L=1，故D1=C求Di的方法（2）真值表法C=1時(shí)L=1，故D0=CL=0，99求Di的方法（3）圖形法D0D1D3D2求Di的方法（3）圖形法D0D1D3D2100用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)：例①選用8選1數(shù)據(jù)選擇器74LS151②設(shè)A2=A、A1=B、A0=C③求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)：例①選用8選1數(shù)據(jù)選擇器74LS151101④畫連線圖④畫連線圖102本節(jié)小結(jié)

數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信息中任意選出所需要的一路信息作為輸出的組合電路，至于選擇哪一路數(shù)據(jù)輸出，則完全由當(dāng)時(shí)的選擇控制信號決定。數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)與或表達(dá)式的形式，提供了地址變量的全部最小項(xiàng)，并且一般情況下，Di可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器→確定地址變量→求Di→畫連線圖。本節(jié)小結(jié)數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信息中任意103２.7數(shù)據(jù)分配器2.7.11路-4路數(shù)據(jù)分配器2.6.2集成數(shù)據(jù)分配器及其應(yīng)用退出２.7數(shù)據(jù)分配器2.7.11路-4路數(shù)據(jù)分配器21042.7.11路-4路數(shù)據(jù)分配器由地址碼決定將輸入數(shù)據(jù)Ｄ送給哪１路輸出。真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)2.7.11路-4路數(shù)據(jù)分配器由地址碼決定將輸入數(shù)據(jù)Ｄ105邏輯圖邏輯圖1062.7.２集成數(shù)據(jù)分配器及其應(yīng)用集成數(shù)據(jù)分配器把二進(jìn)制譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址碼輸入端，則帶使能端的二進(jìn)制譯碼器就是數(shù)據(jù)分配器。由74LS138構(gòu)成的1路-8路數(shù)據(jù)分配器數(shù)據(jù)輸入端G1=1G2A=0地址輸入端2.7.２集成數(shù)據(jù)分配器及其應(yīng)用集成數(shù)據(jù)分配器把二進(jìn)制107數(shù)據(jù)分配器的應(yīng)用數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時(shí)傳送系統(tǒng)數(shù)據(jù)分配器的應(yīng)用數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時(shí)傳送系108本節(jié)小結(jié)數(shù)據(jù)分配器的邏輯功能是將1個(gè)輸入數(shù)據(jù)傳送到多個(gè)輸出端中的1個(gè)輸出端，具體傳送到哪一個(gè)輸出端，也是由一組選擇控制信號確定。數(shù)據(jù)分配器就是帶選通控制端即使能端的二進(jìn)制譯碼器。只要在使用中，把二進(jìn)制譯碼器的選通控制端當(dāng)作數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端當(dāng)作選擇控制端就可以了。數(shù)據(jù)分配器經(jīng)常和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)傳送系統(tǒng)。其主要特點(diǎn)是可以用很少幾根線實(shí)現(xiàn)多路數(shù)字信息的分時(shí)傳送。本節(jié)小結(jié)數(shù)據(jù)分配器的邏輯功能是將1個(gè)輸入數(shù)據(jù)傳送到多個(gè)輸出109２.8只讀存儲器（ROM）2.8.1ROM的結(jié)構(gòu)及工作原理2.8.2ROM的應(yīng)用2.8.3ROM容量擴(kuò)展退出２.8只讀存儲器（ROM）2.8.1ROM的結(jié)構(gòu)110ROM的分類掩膜ROM：不能改寫。PROM：只能改寫一次。EPROM：可以改寫多次。存儲器的分類RAM：在工作時(shí)既能從中讀出（取出）信息，又能隨時(shí)寫入（存入）信息，但斷電后所存信息消失。ROM：在工作時(shí)只能從中讀出信息，不能寫入信息，且斷電后其所存信息在仍能保持。ROM的分類掩膜ROM：不能改寫。PROM：只能改寫一次。E1112.8.1ROM的結(jié)構(gòu)及工作原理1、ROM的結(jié)構(gòu)存儲容量＝字線數(shù)×位線數(shù)＝2n×b（位）存儲單元地址2.8.1ROM的結(jié)構(gòu)及工作原理1、ROM的結(jié)構(gòu)存儲容1122、ROM的工作原理4×4位ROM地址譯碼器存儲體2、ROM的工作原理4×4位ROM地址譯碼器存儲體113存儲內(nèi)容存儲內(nèi)容114A1=0A0=0W0=1W1=0W2=0W3=0D3=1D1=1D0=1D2=0A1=0A0=0W0=1W1=0W2=0W3=0D3=1D1115A1=0A0=1W0=0W1=1W2=0W3=0D3=0D1=0D0=1D2=1A1=0A0=1W0=0W1=1W2=0W3=0D3=0D1116A1=1A0=0W0=0W1=0W2=1W3=0D3=1D1=0D0=0D2=1A1=1A0=0W0=0W1=0W2=1W3=0D3=1D1117A1=1A0=1W0=0W1=0W2=0W3=1D3=0D1=1D0=1D2=1A1=1A0=1W0=0W1=0W2=0W3=1D3=0D1118ROM的簡化畫法地址譯碼器產(chǎn)生了輸入變量的全部最小項(xiàng)存儲體實(shí)現(xiàn)了有關(guān)最小項(xiàng)的或運(yùn)算與陣列固定或陣列可編程連接斷開ROM的簡化畫法地址譯碼器產(chǎn)生了輸入變量的全部最小項(xiàng)存儲體實(shí)1192.8.2ROM的應(yīng)用1、用ROM實(shí)現(xiàn)組合邏輯函數(shù)邏輯表達(dá)式真值表或最小項(xiàng)表達(dá)式11按A、B、C、D排列變量，并將Y1、Y2擴(kuò)展成為4變量的邏輯函數(shù)。2.8.2ROM的應(yīng)用1、用ROM實(shí)現(xiàn)組合邏輯函數(shù)邏輯12022選擇ROM，畫陣列圖22選擇ROM，畫陣列圖1212、用ROM作函數(shù)運(yùn)算表用ROM構(gòu)成能實(shí)現(xiàn)函數(shù)y＝x2的運(yùn)算表電路。例設(shè)x的取值范圍為0～15的正整數(shù)，則對應(yīng)的是4位二進(jìn)制正整數(shù)，用B＝B3B2B1B0表示。根據(jù)y＝x2可算出y的最大值是152＝225，可以用8位二進(jìn)制數(shù)Y＝Y(jié)7Y6Y5Y4Y3Y2Y1Y0表示。由此可列出Y＝B2即y＝x2的真值表。2、用ROM作函數(shù)運(yùn)算表用ROM構(gòu)成能實(shí)現(xiàn)函數(shù)y＝x2的運(yùn)算122真值表真值表123邏輯表達(dá)式邏輯表達(dá)式124陣列圖陣列圖1253、用ROM作字符發(fā)生器電路用ROM存儲字符Z3、用ROM作字符發(fā)生器電路用ROM存儲字符Z1262.8.3ROM的容量擴(kuò)展EPROM芯片２７２５６正常使用時(shí)，VCC=5V，VPP=5V。編程時(shí)，VPP=25V。OE為輸出使能端，OE=0時(shí)允許輸出；OE=1時(shí)，輸出被禁止，ROM輸出端為高阻態(tài)。CS為片選端，CS=0時(shí)，ROM工作；CS=1時(shí)，ROM停止工作，且輸出為高阻態(tài)（不論OE為何值）。2.8.3ROM的容量擴(kuò)展EPROM芯片２７２５６正常1271、位擴(kuò)展（字長的擴(kuò)展）地址線及控制線分別并聯(lián)輸出一個(gè)作為高8位，另一個(gè)作為低8位用兩片27256擴(kuò)展成32k×16位EPROM1、位擴(kuò)展（字長的擴(kuò)展）地址線及控制線分別并聯(lián)輸出一個(gè)作為高1282、字?jǐn)U展（字?jǐn)?shù)擴(kuò)展，地址碼擴(kuò)展）用4片27256擴(kuò)展成4×32k×16位EPROMOE端、輸出線及地址線分別并聯(lián)高位地址A15、A16作為2線-4線譯碼器的輸入信號，經(jīng)譯碼后產(chǎn)生的4個(gè)輸出信號分別接到4個(gè)芯片的CS端2、字?jǐn)U展（字?jǐn)?shù)擴(kuò)展，地址碼擴(kuò)展）用4片27256擴(kuò)展成4×129本節(jié)小結(jié)只讀存儲器在存入數(shù)據(jù)以后，不能用簡單的方法更改，即在工作時(shí)它的存儲內(nèi)容是固定不變的，只能從中讀出信息，不能寫入信息，并且其所存儲的信息在斷電后仍能保持，常用于存放固定的信息。

ROM由地址譯碼器和存儲體兩部分構(gòu)成。地址譯碼器產(chǎn)生了輸入變量的全部最小項(xiàng)，即實(shí)現(xiàn)了對輸入變量的與運(yùn)算；存儲體實(shí)現(xiàn)了有關(guān)最小項(xiàng)的或運(yùn)算。因此，ROM實(shí)際上是由與門陣列和或門陣列構(gòu)成的組合電路，利用ROM可以實(shí)現(xiàn)任何組合邏輯函數(shù)。利用ROM實(shí)現(xiàn)組合函數(shù)的步驟：（1）列出函數(shù)的真值表或?qū)懗龊瘮?shù)的最小項(xiàng)表達(dá)式。（2）選擇合適的ROM，畫出函數(shù)的陣列圖。本節(jié)小結(jié)只讀存儲器在存入數(shù)據(jù)以后，不能用簡單的方法更改，130２.9可編程邏輯器件（PLD）2.9.1PLD的基本結(jié)構(gòu)2.9.2PLD的分類2.9.3PLA應(yīng)用退出２.9可編程邏輯器件（PLD）2.9.1PLD的1312.9.1PLD的基本結(jié)構(gòu)PLD的基本結(jié)構(gòu)門電路的簡化畫法2.9.1PLD的基本結(jié)構(gòu)PLD的基本結(jié)構(gòu)門電路的簡化1322.9.1PLD分類2.9.1PLD分類1332.9.PLA的應(yīng)用用PLA實(shí)現(xiàn)邏輯函數(shù)的基本原理是基于函數(shù)的最簡與或表達(dá)式例用PLD實(shí)現(xiàn)下列函數(shù)各函數(shù)已是最簡2.9.PLA的應(yīng)用用PLA實(shí)現(xiàn)邏輯函數(shù)的基本原理是基134陣列圖陣列圖135本節(jié)小結(jié)PLD的主體是由與門和或門構(gòu)成的與陣列和或陣列，因此，可利用PLD來實(shí)現(xiàn)任何組合邏輯函數(shù)，GAL還可用于實(shí)現(xiàn)時(shí)序邏輯電路。用PLA實(shí)現(xiàn)邏輯函數(shù)的基本原理是基于函數(shù)的最簡與或表達(dá)式。用PLA實(shí)現(xiàn)邏輯函數(shù)時(shí)，首先需將函數(shù)化為最簡與或式，然后畫出PLA的陣列圖。本節(jié)小結(jié)PLD的主體是由與門和或門構(gòu)成的與陣列和或陣列，因此136數(shù)字電子技術(shù)湖南計(jì)算機(jī)高等專科學(xué)校李中發(fā)胡錦制作數(shù)字電子技術(shù)湖南計(jì)算機(jī)高等?？茖W(xué)校李中發(fā)胡錦制作137第２章組合邏輯電路學(xué)習(xí)要點(diǎn)：組合電路的分析方法和設(shè)計(jì)方法利用數(shù)據(jù)選擇器和可編程邏輯器件進(jìn)行邏輯設(shè)計(jì)的方法加法器、編碼器、譯碼器等中規(guī)模集成電路的邏輯功能和使用方法第２章組合邏輯電路學(xué)習(xí)要點(diǎn)：138第２章組合邏輯電路2.1組合邏輯電路的分析與設(shè)計(jì)方法2.2加法器2.3數(shù)值比較器2.4編碼器2.5譯碼器2.6數(shù)據(jù)選擇器2.7數(shù)據(jù)分配器2.8只讀存儲器(ROM)2.9可編程邏輯器件(PLD)退出第２章組合邏輯電路2.1組合邏輯電路的分析與設(shè)計(jì)方法139２.1組合邏輯電路的分析與設(shè)計(jì)方法2.1.1組合邏輯電路的分析方法2.1.2組合邏輯電路的設(shè)計(jì)方法2.1.3組合邏輯電路中的競爭冒險(xiǎn)退出２.1組合邏輯電路的分析與設(shè)計(jì)方法2.1.1組合邏140組合電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無反饋環(huán)路（無記憶）組合電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無1412.1.1組合邏輯電路的分析方法邏輯圖邏輯表達(dá)式11最簡與或表達(dá)式化簡22從輸入到輸出逐級寫出2.1.1組合邏輯電路的分析方法邏輯圖邏輯表達(dá)式1142最簡與或表達(dá)式3真值表34電路的邏輯功能當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。4最簡與或表達(dá)式3真值表34電路的邏輯功能當(dāng)143邏輯圖邏輯表達(dá)式例：最簡與或表達(dá)式邏輯圖邏輯表達(dá)式例：最簡與或表達(dá)式144真值表用與非門實(shí)現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個(gè)為0，Y=1；A、B全為1時(shí)，Y=0。所以Y和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系。電路的邏輯功能真值表用與非門實(shí)現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸145真值表電路功能描述2.1.2組合邏輯電路的設(shè)計(jì)方法例：設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時(shí)為1，斷開時(shí)為0；燈亮?xí)rY為1，燈滅時(shí)Y為0。根據(jù)邏輯要求列出真值表。1窮舉法1真值表電路功能描述2.1.2組合邏輯電路的設(shè)計(jì)方法例：1462邏輯表達(dá)式或卡諾圖最簡與或表達(dá)式化簡32已為最簡與或表達(dá)式4邏輯變換5邏輯電路圖用與非門實(shí)現(xiàn)用異或門實(shí)現(xiàn)2邏輯表達(dá)式或卡諾圖最簡與或表達(dá)式化簡32147真值表電路功能描述例：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。1窮舉法122邏輯表達(dá)式真值表電路功能描述例：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉1483卡諾圖最簡與或表達(dá)式化簡45邏輯變換6邏輯電路圖3化簡4111Y=AB+AC563卡諾圖最簡與或表達(dá)式化簡45邏輯變換61492.1.3組合電路中的競爭冒險(xiǎn)1、產(chǎn)生競爭冒險(xiǎn)的原因在組合電路中，當(dāng)輸入信號的狀態(tài)改變時(shí)，輸出端可能會出現(xiàn)不正常的干擾信號，使電路產(chǎn)生錯(cuò)誤的輸出，這種現(xiàn)象稱為競爭冒險(xiǎn)。產(chǎn)生競爭冒險(xiǎn)的原因：主要是門電路的延遲時(shí)間產(chǎn)生的。干擾信號2.1.3組合電路中的競爭冒險(xiǎn)1、產(chǎn)生競爭冒險(xiǎn)的原因在1502、消除競爭冒險(xiǎn)的方法有圈相切，則有競爭冒險(xiǎn)增加冗余項(xiàng)，消除競爭冒險(xiǎn)2、消除競爭冒險(xiǎn)的方法有圈相切，則有競爭冒險(xiǎn)增加冗余項(xiàng)，151本節(jié)小結(jié)①組合電路的特點(diǎn)：在任何時(shí)刻的輸出只取決于當(dāng)時(shí)的輸入信號，而與電路原來所處的狀態(tài)無關(guān)。實(shí)現(xiàn)組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。②組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達(dá)式、卡諾圖和波形圖等5種方法來描述，它們在本質(zhì)上是相通的，可以互相轉(zhuǎn)換。③組合電路的設(shè)計(jì)步驟：邏輯圖→寫出邏輯表達(dá)式→邏輯表達(dá)式化簡→列出真值表→邏輯功能描述。④組合電路的設(shè)計(jì)步驟：列出真值表→寫出邏輯表達(dá)式或畫出卡諾圖→邏輯表達(dá)式化簡和變換→畫出邏輯圖。在許多情況下，如果用中、大規(guī)模集成電路來實(shí)現(xiàn)組合函數(shù)，可以取得事半功倍的效果。本節(jié)小結(jié)①組合電路的特點(diǎn)：在任何時(shí)刻的輸出只取決于當(dāng)時(shí)的輸152２.2加法器2.2.1半加器和全加器2.2.2加法器2.2.3加法器的應(yīng)用退出２.2加法器2.2.1半加器和全加器2.2.21531、半加器2.2.1半加器和全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進(jìn)位1、半加器2.2.1半加器和全加器能對兩個(gè)1位二進(jìn)制數(shù)1541、全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來的進(jìn)位，Si：本位的和，Ci：向高位的進(jìn)位。1、全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即155全加器的邏輯圖和邏輯符號全加器的邏輯圖和邏輯符號156用與門和或門實(shí)現(xiàn)用與門和或門實(shí)現(xiàn)157用與或非門實(shí)現(xiàn)先求Si和Ci。為此，合并值為0的最小項(xiàng)。再取反，得：用與或非門實(shí)現(xiàn)先求Si和Ci。為此，合并值為0的最小項(xiàng)。158數(shù)字電子技術(shù)課件159實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、串行進(jìn)位加法器2.2.2加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號是由低位向高位逐級傳遞的，速度不高。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、串行進(jìn)位加法器2.1602、并行進(jìn)位加法器（超前進(jìn)位加法器）進(jìn)位生成項(xiàng)進(jìn)位傳遞條件進(jìn)位表達(dá)式和表達(dá)式4位超前進(jìn)位加法器遞推公式2、并行進(jìn)位加法器（超前進(jìn)位加法器）進(jìn)位生成項(xiàng)進(jìn)位傳遞條件進(jìn)161超前進(jìn)位發(fā)生器超前進(jìn)位發(fā)生器162加法器的級連集成二進(jìn)制4位超前進(jìn)位加法器加法器的級連集成二進(jìn)制4位超前進(jìn)位加法器1632.2.2加法器的應(yīng)用1、8421BCD碼轉(zhuǎn)換為余3碼BCD碼+0011=余3碼2、二進(jìn)制并行加法/減法器C0-1＝0時(shí)，B0=B，電路執(zhí)行A+B運(yùn)算；當(dāng)C0-1＝1時(shí)，B1=B，電路執(zhí)行A－B=A+B運(yùn)算。2.2.2加法器的應(yīng)用1、8421BCD碼轉(zhuǎn)換為余31643、二-十進(jìn)制加法器修正條件3、二-十進(jìn)制加法器修正條件165本節(jié)小結(jié)能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。串行進(jìn)位加法器電路簡單、但速度較慢，超前進(jìn)位加法器速度較快、但電路復(fù)雜。加法器除用來實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。本節(jié)小結(jié)能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電166２.3數(shù)值比較器2.3.11位數(shù)值比較器2.3.24位數(shù)值比較器2.3.3數(shù)值比較器的位數(shù)擴(kuò)展退出２.3數(shù)值比較器2.3.11位數(shù)值比較器2.3.167用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。2.3.11位數(shù)值比較器設(shè)A＞B時(shí)L1＝1；A＜B時(shí)L2＝1；A＝B時(shí)L3＝1。得1位數(shù)值比較器的真值表。用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱168邏輯表達(dá)式邏輯圖邏輯表達(dá)式邏輯圖1692.3.24位數(shù)值比較器2.3.24位數(shù)值比較器170真值表中的輸入變量包括A3與B3、A2與B2、A1與B1

、A0與B0和A＇與B＇的比較結(jié)果，A＇>B＇、A＇<B＇和A＇=B＇。A＇與B＇是另外兩個(gè)低位數(shù)，設(shè)置低位數(shù)比較結(jié)果輸入端，是為了能與其它數(shù)值比較器連接，以便組成更多位數(shù)的數(shù)值比較器；3個(gè)輸出信號L1(A＞B)、L2(A＜B)、和L3(A＝B)分別表示本級的比較結(jié)果。真值表中的輸入變量包括A3與B3、A2與B2、A1與B1、171邏輯圖邏輯圖1722.3.3比較器的級聯(lián)集成數(shù)值比較器2.3.3比較器的級聯(lián)集成數(shù)值比較器173串聯(lián)擴(kuò)展TTL電路：最低4位的級聯(lián)輸入端A＇>B＇、A＇<B＇和A＇=B＇必須預(yù)先分別預(yù)置為0、0、1。CMOS電路：各級的級聯(lián)輸入端A＇>B＇必須預(yù)先預(yù)置為0

，最低4位的級聯(lián)輸入端A＇<B＇和A＇=B＇必須預(yù)先預(yù)置為0、1。串聯(lián)擴(kuò)展TTL電路：最低4位的級聯(lián)輸入端A＇>B＇、A＇<174并聯(lián)擴(kuò)展并聯(lián)擴(kuò)展175本節(jié)小結(jié)在各種數(shù)字系統(tǒng)尤其是在計(jì)算機(jī)中，經(jīng)常需要對兩個(gè)二進(jìn)制數(shù)進(jìn)行大小判別，然后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進(jìn)行比較的兩個(gè)二進(jìn)制數(shù)，輸出是比較的結(jié)果。利用集成數(shù)值比較器的級聯(lián)輸入端，很容易構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴(kuò)展方式有串聯(lián)和并聯(lián)兩種。擴(kuò)展時(shí)需注意TTL電路與CMOS電路在連接方式上的區(qū)別。本節(jié)小結(jié)在各種數(shù)字系統(tǒng)尤其是在計(jì)算機(jī)中，經(jīng)常需要對兩個(gè)二進(jìn)176２.4編碼器2.4.1二進(jìn)制編碼器2.4.2二-十進(jìn)制編碼器退出２.4編碼器2.4.1二進(jìn)制編碼器2.4.2177實(shí)現(xiàn)編碼操作的電路稱為編碼器。2.4.1二進(jìn)制編碼器1、3位二進(jìn)制編碼器輸入8個(gè)互斥的信號輸出3位二進(jìn)制代碼真值表實(shí)現(xiàn)編碼操作的電路稱為編碼器。2.4.1二進(jìn)制編碼器1178邏輯表達(dá)式邏輯圖邏輯表達(dá)式邏輯圖1792、3位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表2、3位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級180邏輯表達(dá)式邏輯表達(dá)式181邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸出端和輸入端都加上反相器就可以了。邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只1822、集成3位二進(jìn)制優(yōu)先編碼器ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實(shí)現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。YEX＝0表示是編碼輸出；YEX＝1表示不是編碼輸出。集成3位二進(jìn)制優(yōu)先編碼器74LS1482、集成3位二進(jìn)制優(yōu)先編碼器ST為使能輸入端，低電平有效。Y183集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(184集成3位二進(jìn)制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先編碼器集成3位二進(jìn)制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先1852.4.2二-十進(jìn)制編碼器1、8421BCD碼編碼器輸入10個(gè)互斥的數(shù)碼輸出4位二進(jìn)制代碼真值表2.4.2二-十進(jìn)制編碼器1、8421BCD碼編碼器186邏輯表達(dá)式邏輯圖邏輯表達(dá)式邏輯圖1872、8421BCD碼優(yōu)先編碼器真值表2、8421BCD碼優(yōu)先編碼器真值表188邏輯表達(dá)式邏輯表達(dá)式189邏輯圖邏輯圖1903、集成10線-4線優(yōu)先編碼器3、集成10線-4線優(yōu)先編碼器191本節(jié)小結(jié)

用二進(jìn)制代碼表示特定對象的過程稱為編碼；實(shí)現(xiàn)編碼操作的電路稱為編碼器。編碼器分二進(jìn)制編碼器和十進(jìn)制編碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法也相同。集成二進(jìn)制編碼器和集成十進(jìn)制編碼器均采用優(yōu)先編碼方案。本節(jié)小結(jié)用二進(jìn)制代碼表示特定對象的過程稱為編碼；實(shí)現(xiàn)編碼操192２.5譯碼器2.5.1二進(jìn)制譯碼器2.5.2二-十進(jìn)制譯碼器2.5.3顯示譯碼器退出2.5.4譯碼器的應(yīng)用２.5譯碼器2.5.1二進(jìn)制譯碼器2.5.2193把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。2.5.1二進(jìn)制譯碼器設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為2n個(gè)，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個(gè)輸出中只有一個(gè)為1（或?yàn)?），其余全為0（或?yàn)?）。二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電1941、3位二進(jìn)制譯碼器真值表輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥的信號1、3位二進(jìn)制譯碼器真值表輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥195邏輯表達(dá)式邏輯圖電路特點(diǎn)：與門組成的陣列邏輯表達(dá)式邏輯圖電路特點(diǎn)：與門組成的陣列1962、集成二進(jìn)制譯碼器74LS138A2、A1、A0為二進(jìn)制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當(dāng)G1＝1、時(shí)，譯碼器處于工作狀態(tài)；當(dāng)G1＝0、時(shí)，譯碼器處于禁止?fàn)顟B(tài)。2、集成二進(jìn)制譯碼器74LS138A2、A1、A0為二進(jìn)制譯197真值表輸入：自然二進(jìn)制碼輸出：低電平有效真值表輸入：自然二進(jìn)制碼輸出：低電平有效1983、74LS138的級聯(lián)3、74LS138的級聯(lián)199二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個(gè)十進(jìn)制數(shù)字相對應(yīng)的10個(gè)信號，用Y9～Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。2.5.2二-十進(jìn)制譯碼器1、8421BCD碼譯碼器

把二-十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號的電路，稱為二-十進(jìn)制譯碼器。二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD200真值表真值表201邏輯表達(dá)式邏輯圖邏輯表達(dá)式邏輯圖202將與門換成與非門，則輸出為反變量，即為低電平有效。將與門換成與非門，則輸出為反變量，即為低電平有效。203２、集成8421BCD碼譯碼器74LS42２、集成8421BCD碼譯碼器74LS422042.5.3顯示譯碼器1、數(shù)碼顯示器

用來驅(qū)動各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。2.5.3顯示譯碼器1、數(shù)碼顯示器用來驅(qū)動各種顯示205數(shù)字電子技術(shù)課件206b=c=f=g=1，a=d=e=0時(shí)c=d=e=f=g=1，a=b=0時(shí)共陰極b=c=f=g=1，a=d=e=0時(shí)c=d=e=f=g=1，2072、顯示譯碼器真值表僅適用于共陰極LED真值表2、顯示譯碼器真值表僅適用于共陰極LED真值表208a的卡諾圖a的卡諾圖209b的卡諾圖c的卡諾圖b的卡諾圖c的卡諾圖210d的卡諾圖e的卡諾圖d的卡諾圖e的卡諾圖211f的卡諾圖g的卡諾圖f的卡諾圖g的卡諾圖212邏輯表達(dá)式邏輯表達(dá)式213邏輯圖邏輯圖2142、集成顯示譯碼器74LS48引腳排列圖2、集成顯示譯碼器74LS48引腳排列圖215功能表功能表216輔助端功能輔助端功能2172.5.4譯碼器的應(yīng)用1、用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)②畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)這些函數(shù)的接線圖。①寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非-與非形式。2.5.4譯碼器的應(yīng)用1、用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)②2182、用二進(jìn)制譯碼器實(shí)現(xiàn)碼制變換十進(jìn)制碼8421碼2、用二進(jìn)制譯碼器實(shí)現(xiàn)碼制變換十進(jìn)制碼8421碼219十進(jìn)制碼余3碼十進(jìn)制碼余3碼220十進(jìn)制碼2421碼十進(jìn)制碼2421碼2213、數(shù)碼顯示電路的動態(tài)滅零3、數(shù)碼顯示電路的動態(tài)滅零222本節(jié)小結(jié)把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。實(shí)際上譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法也相同。二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形式，所以，由二進(jìn)制譯碼器加上或門即可實(shí)現(xiàn)任何組合邏輯函數(shù)。此外，用4線-16線譯碼器還可實(shí)現(xiàn)BCD碼到十進(jìn)制碼的變換。本節(jié)小結(jié)把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯223２.6數(shù)據(jù)選擇器2.6.14選1數(shù)據(jù)選擇器2.6.2集成數(shù)據(jù)選擇器2.6.3用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)退出２.6數(shù)據(jù)選擇器2.6.14選1數(shù)據(jù)選擇器2.62242.6.14選1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪１路輸出。2.6.14選1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入225邏輯圖邏輯圖2262.6.2集成數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效，即S=0時(shí)芯片被選中，處于工作狀態(tài)；S=1時(shí)芯片被禁止，Y≡0。2.6.2集成數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74LS227集成8選1數(shù)據(jù)選擇器74LS151集成8選1數(shù)據(jù)選擇器74LS15122874LS151的真值表74LS151的真值表229數(shù)據(jù)選擇器的擴(kuò)展數(shù)據(jù)選擇器的擴(kuò)展2302.6.2用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)基本原理數(shù)據(jù)選擇器的主要特點(diǎn)：（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項(xiàng)。（3）一般情況下，Di可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。2.6.2用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)基本原理數(shù)據(jù)選擇器的231基本步驟確定數(shù)據(jù)選擇器確定地址變量21n個(gè)地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實(shí)現(xiàn)n＋1個(gè)變量的函數(shù)。3個(gè)變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)1選用74LS153274LS153有兩個(gè)地址變量。基本步驟確定數(shù)據(jù)選擇器確定地址變量21n個(gè)地址變232求Di3（1）公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：4選1數(shù)據(jù)選擇器輸出信號的表達(dá)式：比較L和Y，得：3求Di3（1）公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：4選1數(shù)據(jù)選233畫連線圖44畫連線圖44234求Di的方法（2）真值表法C=1時(shí)L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0時(shí)L=1，故D1=C求Di的方法（2）真值表法C=1時(shí)L=1，故D0=CL=0，235求Di的方法（3）圖形法D0D1D3D2求Di的方法（3）圖形法D0D1D3D2236用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)：例①選用8選1數(shù)據(jù)選擇器74LS151②設(shè)A2=A、A1=B、A0=C③求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)：例①選用8選1數(shù)據(jù)選擇器74LS151237④畫連線圖④畫連線圖238本節(jié)小結(jié)

數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信息中任意選出所需要的一路信息作為輸出的組合電路，至于選擇哪一路數(shù)據(jù)輸出，則完全由當(dāng)時(shí)的選擇控制信號決定。數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)與或表達(dá)式的形式，提供了地址變量的全部最小項(xiàng)，并且一般情況下，Di可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器→確定地址變量→求Di→畫連線圖。本節(jié)小結(jié)數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信息中任意239２.7數(shù)據(jù)分配器2.7.11路-4路數(shù)據(jù)分配器2.6.2集成數(shù)據(jù)分配器及其應(yīng)用退出２.7數(shù)據(jù)分配器2.7.11路-4路數(shù)據(jù)分配器22402.7.11路-4路數(shù)據(jù)分配器由地址碼決定將輸入數(shù)據(jù)Ｄ送給哪１路輸出。真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)2.7.11路-4路數(shù)據(jù)分配器由地址碼決定將輸入數(shù)據(jù)Ｄ241邏輯圖邏輯圖2422.7.２集成數(shù)據(jù)分配器及其應(yīng)用集成數(shù)據(jù)分配器把二進(jìn)制譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址碼輸入端，則帶使能端的二進(jìn)制譯碼器就是數(shù)據(jù)分配器。由74LS138構(gòu)成的1路-8路數(shù)據(jù)分配器數(shù)據(jù)輸入端G1=1G2A=0地址輸入端2.7.２集成數(shù)據(jù)分配器及其應(yīng)用集成數(shù)據(jù)分配器把二進(jìn)制243數(shù)據(jù)分配器的應(yīng)用數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時(shí)傳送系統(tǒng)數(shù)據(jù)分配器的應(yīng)用數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時(shí)傳送系244本節(jié)小結(jié)數(shù)據(jù)分配器的邏輯功能是將1個(gè)輸入數(shù)據(jù)傳送到多個(gè)輸出端中的1個(gè)輸出端，具體傳送到哪一個(gè)輸出端，也是由一組選擇控制信號確定。數(shù)據(jù)分配器就是帶選通控制端即使能端的二進(jìn)制譯碼器。只要在使用中，把二進(jìn)制譯碼器的選通控制端當(dāng)作數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端當(dāng)作選擇控制端就可以了。數(shù)據(jù)分配器經(jīng)常和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)傳送系統(tǒng)。其主要特點(diǎn)是可以用很少幾根線實(shí)現(xiàn)多路數(shù)字信息的分時(shí)傳送。本節(jié)小結(jié)數(shù)據(jù)分配器的邏輯功能是將1個(gè)輸入數(shù)據(jù)傳送到多個(gè)輸出245２.8只讀存儲器（ROM）2.8.1ROM的結(jié)構(gòu)及工作原理2.8.2ROM的應(yīng)用2.8.3ROM容量擴(kuò)展退出２.8只讀存儲器（ROM）2.8.1ROM的結(jié)構(gòu)246ROM的分類掩膜ROM：不能改寫。PROM：只能改寫一次。EPROM：可以改寫多次。存儲器的分類RAM：在工作時(shí)既能從中讀出（取出）信息，又能隨時(shí)寫入（存入）信息，但斷電后所存信息消失。ROM：在工作時(shí)只能從中讀出信息，不能