組合邏輯電路課件

第三章組合邏輯電路第三章組合邏輯電路1作業(yè)3-13-23-43-93-153-183-223-233-243-273-34作業(yè)3-12內容第一節(jié)組合邏輯電路的分析第二節(jié)用小規(guī)模集成電路(SSI)實現(xiàn)組合邏輯電路的設計第三節(jié)組合邏輯電路中的競爭冒險第四節(jié)常用中規(guī)模集成組合邏輯模塊之一編碼器第五節(jié)常用中規(guī)模集成組合邏輯模塊之二譯碼器第六節(jié)常用中規(guī)模集成組合邏輯模塊之三數(shù)據(jù)選擇器第七節(jié)常用中規(guī)模集成組合邏輯模塊之四算術運算電路第八節(jié)常用中規(guī)模集成組合邏輯模塊之五數(shù)值比較器內容第一節(jié)組合邏輯電路的分析3第一節(jié)組合邏輯電路的分析一、組合邏輯電路的特點及邏輯功能描述第一節(jié)組合邏輯電路的分析一、組合邏輯電路的特點及邏輯功能4二、組合邏輯電路的分析方法二、組合邏輯電路的分析方法5例3-1組合邏輯電路如圖所示，分析該電路的邏輯功能。例3-1組合邏輯電路如圖所示，分析該電路的邏輯功能。6第二節(jié)用小規(guī)模集成電路(SSI)實現(xiàn)組合邏輯電路的設計一、組合邏輯電路設計的一般方法(一)進行邏輯抽象(二)寫出邏輯函數(shù)表達式(三)選定器件的類型(四)將邏輯函數(shù)表達式化簡或者變換成適當?shù)男问?五)畫邏輯電路圖第二節(jié)用小規(guī)模集成電路(SSI)實現(xiàn)組合邏輯電路的設計一7二、用小規(guī)模集成電路實現(xiàn)完全描述的組合邏輯電路設計例3-2設計一個三人表決電路，結果按“少數(shù)服從多數(shù)”的原則決定,但是其中一個人有最終的否決權，即只要這個人不同意，這件事就不能通過，但是這個人如果同意了這件事，這件事也不一定能通過，還要看另外兩個人的意見，結果按“少數(shù)服從多數(shù)”的原則決定。二、用小規(guī)模集成電路實現(xiàn)完全描述的組合邏輯電路設計8（1）約定：三個人的意見分別用字母A、B、C表示，表決結果用字母L表示。設同意用邏輯“1”表示；不同意用邏輯“0”表示。表決結果通過用邏輯“1”表示；沒通過用邏輯“0”表示。同時約定A是那個有最終的否決權的人。（1）約定：三個人的意見分別用字母A、B、C表示，表決結果用9（2）根據(jù)設計要求建立該邏輯函數(shù)的真值表。列出真值表如表所示。（2）根據(jù)設計要求建立該邏輯函數(shù)的真值表。列出真值表如表所示10組合邏輯電路課件11三、用小規(guī)模集成電路實現(xiàn)不完全描述的組合邏輯電路設計例3-4設計一個將余3碼變換成8421BCD碼的組合邏輯電路。（1）約定：用A3

A2

A1

A0表示輸入的余3碼，用L3

L2

L1

L0表示輸出的8421BCD碼。（2）根據(jù)題目要求，列出真值表如表3-5所示。余3碼中，0000，0001，0010，1101，1110，1111沒有使用，所以在真值表中作為無關項處理。三、用小規(guī)模集成電路實現(xiàn)不完全描述的組合邏輯電路設計例3-412組合邏輯電路課件13

14第三節(jié)組合邏輯電路中的競爭冒險前面在分析和設計組合邏輯電路時，考慮的是輸入信號、輸出信號已經(jīng)處于穩(wěn)定的邏輯電平的情況，沒有考慮輸入變化瞬間的情況。為了保證系統(tǒng)工作的可靠性，有必要再討論當輸入信號邏輯電平發(fā)生變化的瞬間電路的工作情況。由于門電路存在延遲時間，在輸入變化的瞬間，在電路的輸出端口可能會出現(xiàn)與我們的預期不一樣的尖峰脈沖，我們稱這種情況為電路出現(xiàn)了冒險。第三節(jié)組合邏輯電路中的競爭冒險前面在分析和設計組合邏輯電15冒險分靜態(tài)冒險和動態(tài)冒險。靜態(tài)冒險出現(xiàn)在二級電路中。靜態(tài)冒險又分為靜態(tài)1冒險和靜態(tài)0冒險。靜態(tài)1冒險出現(xiàn)在二級與或電路中，靜態(tài)0冒險出現(xiàn)在二級或與電路中。動態(tài)冒險只出現(xiàn)在多級電路中。冒險分靜態(tài)冒險和動態(tài)冒險。靜態(tài)冒險出現(xiàn)在二級電路中。靜態(tài)冒險16一、靜態(tài)冒險的定義靜態(tài)1冒險:在組合邏輯電路中，如果輸入變化前、后穩(wěn)態(tài)輸出為1，而轉換瞬間出現(xiàn)0的毛刺，稱為靜態(tài)1冒險靜態(tài)0冒險:在組合邏輯電路中，如果輸入變化前、后穩(wěn)態(tài)輸出為0，而轉換瞬間出現(xiàn)1的毛刺，稱為靜態(tài)0冒險一、靜態(tài)冒險的定義靜態(tài)1冒險:在組合邏輯電路中，如果輸入變17二、靜態(tài)冒險現(xiàn)象及其產(chǎn)生的原因二、靜態(tài)冒險現(xiàn)象及其產(chǎn)生的原因18我們把門電路兩個輸入信號同時向相反的邏輯電平跳變（一個從1變0，另一個從0變1），而變化的時間有差異的現(xiàn)象稱作競爭。邏輯表達式和真值表所描述的是靜態(tài)邏輯關系，而競爭則發(fā)生在從一種穩(wěn)態(tài)到另一種穩(wěn)態(tài)的過渡過程中我們把門電路兩個輸入信號同時向相反的邏輯電平跳變（一個從1變19組合邏輯電路課件20組合邏輯電路課件21三、判斷靜態(tài)冒險現(xiàn)象的方法一、檢查一個組合邏輯電路中是否存在靜態(tài)冒險，最直接的方法就是逐級列出真值表，并找出哪些門的輸入信號會發(fā)生競爭，一個從0變?yōu)?，而另一個同時從1變?yōu)?，然后判斷是否會在整個電路的輸出端產(chǎn)生干擾脈沖。如果可能產(chǎn)生則有靜態(tài)冒險，否則就沒有。但這種方法由于其工作量龐大，因而并不實用。三、判斷靜態(tài)冒險現(xiàn)象的方法一、檢查一個組合邏輯電路中是否存在22二、在組合邏輯電路中，當某瞬間，只有單個輸入變量改變狀態(tài)的簡單情況時，分析有無靜態(tài)冒險的簡便方法為寫出函數(shù)的與或表達式，畫出卡諾圖，檢查有無幾何相鄰的乘積項（兩個不同的乘積項如果包含了幾何相鄰的最小項，則這兩個乘積項稱為是幾何相鄰的），有則有競爭冒險，反之則無。二、在組合邏輯電路中，當某瞬間，只有單個輸入變量改變狀態(tài)的簡23三、采用代數(shù)法來判斷一個組合電路是否存在冒險，方法為：寫出組合邏輯電路的邏輯表達式，當某些邏輯變量取特定值（0或1）時，如果表達式能轉換為，則存在靜態(tài)0冒險；如果表達式能轉換為，則存在靜態(tài)1冒險。三、采用代數(shù)法來判斷一個組合電路是否存在冒險，方法為：寫出組24組合邏輯電路課件25組合邏輯電路課件26組合邏輯電路課件27三、靜態(tài)冒險現(xiàn)象的消除方法（一）加冗余項（二）變換邏輯式，消去互補變量（三）增加選通信號（四）增加輸出濾波電容（五）引入封鎖脈沖

三、靜態(tài)冒險現(xiàn)象的消除方法（一）加冗余項28四、動態(tài)冒險的定義動態(tài)1冒險動態(tài)0冒險四、動態(tài)冒險的定義動態(tài)1冒險29第四節(jié)常用中規(guī)模集成組合邏輯模塊之一編碼器一、普通編碼器（一）二進制普通編碼器例3-6試設計一個4線-2線編碼器電路，可將4個信息編成2位代碼，假設任一瞬間，4個信息必須有一個而且只能有一個處于有效狀態(tài)。第四節(jié)常用中規(guī)模集成組合邏輯模塊之一編碼器一、普通編碼30解：（1）約定：信息有效用1表示，無效用0表示。4個信息分別用I0、I1、I2、I3表示，2位代碼用A1、A0表示，且對應的關系為：信息I0的編碼為00，信息I1的編碼為01，信息I2的編碼為10，信息I3的編碼為11。

（2）真值表見表所示，因為有4個輸入變量，所以真值表中共有16行，每行對應了一種變量取值組合，根據(jù)題目中的敘述，其中12種變量取值組合不會出現(xiàn)，所以視為無關項。解：（1）約定：信息有效用1表示，無效用0表示。4個信息分別31組合邏輯電路課件32（二）二－十進制編碼器——鍵控8421BCD碼編碼器（二）二－十進制編碼器——鍵控8421BCD碼編碼器33組合邏輯電路課件34二、優(yōu)先編碼器（一）優(yōu)先編碼器的定義與功能例3-7設計一個4線-2線優(yōu)先編碼器，任一時刻必須有一個輸入有效，但允許多個輸入同時有效。二、優(yōu)先編碼器（一）優(yōu)先編碼器的定義與功能35解：（1）約定：輸入為高電平有效，信息有效用1表示，無效用0表示。4個信息分別用I0、I1、I2、I3表示，2位代碼用A1、A0表示，且對應的關系為：I0的編碼為00（左邊為A1、右邊為A0），I1的編碼為01（左邊為A1、右邊為A0），I2的編碼為10（左邊為A1、右邊為A0），I3的編碼為11（左邊為A1、右邊為A0）。I0、I1、I2、I3的優(yōu)先級依次升高。解：（1）約定：輸入為高電平有效，信息有效用1表示，無效用036

37（二）二進制優(yōu)先編碼器集成電路芯片74X148（二）二進制優(yōu)先編碼器集成電路芯片74X14838組合邏輯電路課件39組合邏輯電路課件40GS為編碼器的工作標志，低電平有效。當輸入使能端EI為0（有效），編碼器處于正常的工作狀態(tài)時，I0～I7信號輸入端至少有一個處于有效時，優(yōu)先編碼器工作狀態(tài)標志GS為0，處于有效狀態(tài)，表明編碼器處于工作狀態(tài)，當沒有任何輸入有效時，GS為1，處于無效狀態(tài)。EO為輸出使能端，高電平有效。當輸入使能端EI為1（無效）時，輸出使能端EO為1（有效）。只有在EI為0（有效），且I0～I7信號輸入端無任何一個處于有效時，EO輸出0，處于它的無效狀態(tài)。GS:GS=0indicatethatoneormoreinputsareactive.EO:EO=0indicatethatnoinputlineisactive.GS為編碼器的工作標志，低電平有效。當輸入使能端EI為0（有4174X147實驗用芯片10線-4線集成優(yōu)先編碼器芯片74X147實驗用芯片10線-4線集成優(yōu)先編碼器芯片42組合邏輯電路課件43三、集成編碼器的應用（一）編碼器的擴展三、集成編碼器的應用（一）編碼器的擴展44組合邏輯電路課件45組合邏輯電路課件46（二）組成8421BCD編碼器（二）組成8421BCD編碼器47組合邏輯電路課件48CD4532BCD4532B49第五節(jié)常用中規(guī)模集成組合邏輯模塊之二譯碼器一、二進制譯碼器（一）二進制譯碼器的定義與功能設計一個2線-4線譯碼器。解法一：（1）約定：兩個輸入信號分別用A，B表示，四個輸出信號分別用Y0，Y1，Y2，Y3表示，輸出信號為低電平有效，AB=00對應Y0信號，AB=01對應Y1信號，AB=10對應Y2信號，AB=11對應Y3信號。（2）按上述約定列出的真值表如下所示。第五節(jié)常用中規(guī)模集成組合邏輯模塊之二譯碼器一、二進制譯50組合邏輯電路課件51解法二：（1）約定：兩個輸入信號分別用A，B表示，四個輸出信號分別用Y0、Y1、Y2、Y3表示，輸出信號為高電平有效，AB=01對應Y0信號，AB=00對應Y1信號，AB=11對應Y2信號，AB=10對應Y3信號。解法二：（1）約定：兩個輸入信號分別用A，B表示，四個輸出信52組合邏輯電路課件53（二）典型的中規(guī)模集成電路芯片74X138（二）典型的中規(guī)模集成電路芯片74X13854組合邏輯電路課件55當G1=1、G2A=0和G2B=0時八個輸出的邏輯表達式變?yōu)楫擥1=1、G2A=0和G2B=0時八個輸出的邏輯表達式變?yōu)?6（三）二進制譯碼器的應用1．二進制譯碼器的擴展（三）二進制譯碼器的應用1．二進制譯碼器的擴展57組合邏輯電路課件58組合邏輯電路課件592．實現(xiàn)多輸出組合邏輯函數(shù)

例3-10試用74X138譯碼器和必要的門電路實現(xiàn)邏輯函數(shù)2．實現(xiàn)多輸出組合邏輯函數(shù)60例3-11某多輸出組合邏輯函數(shù)的真值表如表3-16所示，試用74X138譯碼器和必要的門電路實現(xiàn)該多輸出組合邏輯函數(shù)。

例3-11某多輸出組合邏輯函數(shù)的真值表如表3-16所示，61

623.二進制譯碼器可以作為數(shù)據(jù)分配器使用3.二進制譯碼器可以作為數(shù)據(jù)分配器使用63（1）第一種方案：G2A作為數(shù)據(jù)輸入端，Y0

Y1Y2

Y3

Y4

Y5

Y6

Y7作為數(shù)據(jù)輸出端，A2AlA0作為地址選擇信號。（1）第一種方案：G2A作為數(shù)據(jù)輸入端，Y0Y1Y2Y364在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋涸贕2B=0、G1=1的前提下，74X138的輸出的邏輯表達65在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋寒擜2A1A0=000時：在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達66在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋寒擜2A1A0=001時：在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達67在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋寒擜2A1A0=010時：在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達68在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋寒擜2A1A0=011時：在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達69在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋寒擜2A1A0=100時：在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達70在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋寒擜2A1A0=101時：在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達71在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋寒擜2A1A0=110時：在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達72在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋寒擜2A1A0=111時：在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達73（2）第2種方案：G2B作為數(shù)據(jù)輸入端，Y0

Y1Y2

Y3Y4

Y5

Y6

Y7作為數(shù)據(jù)輸出端，A2AlA0作為地址選擇信號。如圖3-47所示。（2）第2種方案：G2B作為數(shù)據(jù)輸入端，Y0Y1Y2Y374第3種方案：G1作為數(shù)據(jù)輸入端，Y0Y1Y2

Y3

Y4

Y5

Y6

Y7作為數(shù)據(jù)輸出端，反相輸出，A2AlA0作為地址選擇信號。第3種方案：G1作為數(shù)據(jù)輸入端，Y0Y1Y2Y3Y475二、代碼變換譯碼器二、代碼變換譯碼器76組合邏輯電路課件77三、顯示譯碼器（一）七段數(shù)碼顯示器原理共陽三、顯示譯碼器（一）七段數(shù)碼顯示器原理共陽78共陰共陰79（二）七段顯示譯碼器74X48（二）七段顯示譯碼器74X4880組合邏輯電路課件81必須與共陰數(shù)碼管配合使用必須與共陰數(shù)碼管配合使用82組合邏輯電路課件83第六節(jié)常用中規(guī)模集成組合邏輯模塊之三數(shù)據(jù)選擇器一、數(shù)據(jù)選擇器的基本概念及工作原理第六節(jié)常用中規(guī)模集成組合邏輯模塊之三數(shù)據(jù)選擇器一、數(shù)據(jù)84集成數(shù)據(jù)選擇器模塊74X151集成數(shù)據(jù)選擇器模塊74X15185組合邏輯電路課件86當G=0時，當G=0時，87雙四選一數(shù)據(jù)選擇器74X153

實驗用芯片雙四選一數(shù)據(jù)選擇器74X153

實驗用芯片88二、數(shù)據(jù)選擇器的應用（一）數(shù)據(jù)選擇器的擴展1.選擇數(shù)據(jù)位數(shù)的擴展二、數(shù)據(jù)選擇器的應用（一）數(shù)據(jù)選擇器的擴展89組合邏輯電路課件902.數(shù)據(jù)通道源的擴展2.數(shù)據(jù)通道源的擴展91（二）實現(xiàn)單輸出組合邏輯函數(shù)

例3-12試用8選1數(shù)據(jù)選擇器74X151實現(xiàn)單輸出組合邏輯函數(shù)解法一：①將要實現(xiàn)的邏輯函數(shù)轉換成最小項表達式=m3+m5+m6+m7

此處要特別注意將邏輯函數(shù)寫成最小項編號的形式時，要特別指明對最小項編號的方法，這部分的內容在講解最小項的概念時已經(jīng)強調過。②74X151的輸出函數(shù)表達式為：

（二）實現(xiàn)單輸出組合邏輯函數(shù)例3-12試用8選1數(shù)據(jù)選92③將本題目要實現(xiàn)的組合邏輯函數(shù)與74X151的輸出表達式做對應。輸入變量A、B、C接至數(shù)據(jù)選擇器的地址輸入端A2、A1、A0，即A=A2，B=A1，C=A0。輸出變量接至數(shù)據(jù)選擇器的輸出端，即L=Y。將邏輯函數(shù)L的最小項表達式與74X151的輸出表達式相比較，L式中出現(xiàn)的最小項，對應的數(shù)據(jù)輸入端應接1，L式中沒出現(xiàn)的最小項，對應的數(shù)據(jù)輸入端應接0。即D3=D5=D6=D7=1；D0=D1=D2=D4=0。④畫出連線圖如圖所示。③將本題目要實現(xiàn)的組合邏輯函數(shù)與74X151的輸出表達式做對93解法二：作出邏輯函數(shù)L的真值表

解法二：作出邏輯函數(shù)L的真值表

94在上面的這個例題中，要實現(xiàn)的邏輯函數(shù)中的變量個數(shù)與數(shù)據(jù)選擇器的地址輸入端的個數(shù)相同，將變量與數(shù)據(jù)選擇器的地址輸入端一一對應即可。如果要實現(xiàn)的邏輯函數(shù)中的變量個數(shù)與數(shù)據(jù)選擇器的地址輸入端的個數(shù)不同，不能用前述的簡單辦法。應分離出多余的變量，把它們加到適當?shù)臄?shù)據(jù)輸入端。下面舉例說明這種方法。在上面的這個例題中，要實現(xiàn)的邏輯函數(shù)中的變量個數(shù)與數(shù)據(jù)選擇器95例3-13試用8選1數(shù)據(jù)選擇器74X151實現(xiàn)單輸出組合邏輯函數(shù)解法一：

例3-13試用8選1數(shù)據(jù)選擇器74X151實現(xiàn)單輸出組合96解法二：解法二：97例3-14試用4選1數(shù)據(jù)選擇器74X153實現(xiàn)單輸出組合邏輯函數(shù)：

解：例3-14試用4選1數(shù)據(jù)選擇器74X153實現(xiàn)單輸出組合98第七節(jié)常用中規(guī)模集成組合邏輯模塊之四算術運算電路一、加法器（一）1位加法器1.1位半加器第七節(jié)常用中規(guī)模集成組合邏輯模塊之四算術運算電路一、加99二進制數(shù)的運算

二進制數(shù)的算術運算(加、減、乘、除)1位二進制數(shù)算術運算多位二進制數(shù)算術運算二進制數(shù)的運算二進制數(shù)的算術運算(加、減、乘、除)100二進制加法1位二進制數(shù)的加法規(guī)則為:0＋0＝00＋1＝11＋0＝11＋1＝0(有進位)多位二進制數(shù)的加法:求(11001010)B＋(11101)B解:被加數(shù)11001010加數(shù)11101進位＋)00110000和11100111則11001010＋11101＝11100111。由此可見,兩個二進制數(shù)相加時,每1位有3個數(shù)參與運算(本位被加數(shù)、加數(shù)、低位進位),從而得到本位和以及向高位的進位。二進制加法1位二進制數(shù)的加法規(guī)則為:求(110010101011位二進制數(shù)減法規(guī)則為:1－0＝11－1＝00－0＝00－1＝1(有借位)多位二進制數(shù)的減法二進制減法求(10101010)B－(10101)B。

解:被減數(shù)10101010減數(shù)10101借位－)00101010差10010101則10101010－10101＝100101011位二進制數(shù)減法規(guī)則為:二進制減法求(10101010)102二進制乘法1位二進制乘法規(guī)則為:

0×0＝00×1＝01×0＝01×1＝1多位二進制乘法:求(110011)B×(1011)B

解:被乘數(shù)110011乘數(shù)×)1011110011110011000000＋)110011積1000110001二進制乘法1位二進制乘法規(guī)則為:求(110011)B103二進制除法的運算過程類似于十進制除法的運算過程。求(100100)B÷(101)B。解:00011110110010010110001011101011二進制除法二進制除法1042.1位全加器2.1位全加器105組合邏輯電路課件106設計一個能實現(xiàn)兩個1位二進制數(shù)的全加運算和全減運算的組合邏輯電路，加減控制信號用M表示，當M=0時為全加運算，M=1時為全減運算。要求（1）用適當?shù)拈T電路實現(xiàn)（畫出邏輯電路圖）。設計一個能實現(xiàn)兩個1位二進制數(shù)的全加運算和全減運算的組合邏輯107（二）多位加法器1.串行進位加法器（二）多位加法器1.串行進位加法器1082.超前進位加法器2.超前進位加法器109

1位全加器Ci的輸出邏輯表達式：

考察進位信號Ci的表達式，可見：當Ai=Bi=1時，AiBi=1，得Ci=1，即產(chǎn)生進位。所以，定義Gi=AiBi，Gi稱為產(chǎn)生變量。當Ai⊕Bi=1，即Ai與Bi取值不同，其中總有一個值為0，得Ci=Ci-1，即低位的進位信號能傳送到高位的進位輸出端。定義Pi稱為傳輸變量。Pi=Ai⊕Bi當Ai=Bi=0，Ci=0，無進位產(chǎn)生。1位全加器Ci的輸出邏輯表達式：110G0=A0B0P0=A0

⊕B0G0=A0B0P0=A0⊕B0111G0=A0B0G0=A0B0112組合邏輯電路課件113組合邏輯電路課件114考察進位信號Ci的表達式，當Ai=Bi=1時，AiBi=1，得Ci=1，即產(chǎn)生進位。所以，定義Gi=AiBi，Gi稱為產(chǎn)生變量。當Ai與Bi取值不同，Ai與Bi其中總有一個值為1，Ai+Bi=1，Ai與Bi其中總有一個值為0，AiBi=0，得Ci=Ci-1，即低位的進位信號Ci-1能傳送到高位的進位輸出端Ci。所以，定義Pi=Ai+Bi，Pi稱為傳輸變量。當Ai=Bi=0，Ci=0，無進位產(chǎn)生?？疾爝M位信號Ci的表達式，115G0=A0B0P0=A0

+B0也可以用異或，74LS283芯片中使用的是或運算。G0=A0B0P0=A0+B0也可以用異或，74LS116組合邏輯電路課件117（三）集成加法器的應用1.加法器級聯(lián)實現(xiàn)多位二進制數(shù)加法運算（三）集成加法器的應用1182.用74X283構成一位8421BCD碼的加法器2.用74X283構成一位8421BCD碼的加法器119組合邏輯電路課件120例3-16試采用74X283完成8421BCD碼到余3碼的轉換。解：由于8421BCD碼加0011即為余3碼，所以其轉換電路就是一個加法電路，如圖所示。例3-16試采用74X283完成8421BCD碼到余3121第八節(jié)常用中規(guī)模集成組合邏輯模塊之五數(shù)值比較器一、1位二進制數(shù)值比較器第八節(jié)常用中規(guī)模集成組合邏輯模塊之五數(shù)值比較器一、1位122二、2位二進制數(shù)值比較器二、2位二進制數(shù)值比較器123組合邏輯電路課件124組合邏輯電路課件125三、集成4位數(shù)值比較器74X85三、集成4位數(shù)值比較器74X85126組合邏輯電路課件127組合邏輯電路課件128組合邏輯電路課件129四、數(shù)值比較器功能的擴展（一）串聯(lián)方式擴展四、數(shù)值比較器功能的擴展（一）串聯(lián)方式擴展130（二）并聯(lián)方式擴展（二）并聯(lián)方式擴展131組合邏輯電路課件132例3-34用74X85并聯(lián)擴展方式比較A、B兩個16位二進制數(shù)的大小，要求畫出邏輯電路圖，并在圖中標明具體的數(shù)值。A=1111000011111111，B=1111000011110000。例3-34用74X85并聯(lián)擴展方式比較A、B兩個16位二133組合邏輯電路課件134例3-35用74X85設計比較兩個七位二進制數(shù)大小的電路。解法1：例3-35用74X85設計比較兩個七位二進制數(shù)大小的電135解法二：解法二：136重點組合邏輯電路的分析組合邏輯電路的設計74X13874X151重點組合邏輯電路的分析137第三章組合邏輯電路第三章組合邏輯電路138作業(yè)3-13-23-43-93-153-183-223-233-243-273-34作業(yè)3-1139內容第一節(jié)組合邏輯電路的分析第二節(jié)用小規(guī)模集成電路(SSI)實現(xiàn)組合邏輯電路的設計第三節(jié)組合邏輯電路中的競爭冒險第四節(jié)常用中規(guī)模集成組合邏輯模塊之一編碼器第五節(jié)常用中規(guī)模集成組合邏輯模塊之二譯碼器第六節(jié)常用中規(guī)模集成組合邏輯模塊之三數(shù)據(jù)選擇器第七節(jié)常用中規(guī)模集成組合邏輯模塊之四算術運算電路第八節(jié)常用中規(guī)模集成組合邏輯模塊之五數(shù)值比較器內容第一節(jié)組合邏輯電路的分析140第一節(jié)組合邏輯電路的分析一、組合邏輯電路的特點及邏輯功能描述第一節(jié)組合邏輯電路的分析一、組合邏輯電路的特點及邏輯功能141二、組合邏輯電路的分析方法二、組合邏輯電路的分析方法142例3-1組合邏輯電路如圖所示，分析該電路的邏輯功能。例3-1組合邏輯電路如圖所示，分析該電路的邏輯功能。143第二節(jié)用小規(guī)模集成電路(SSI)實現(xiàn)組合邏輯電路的設計一、組合邏輯電路設計的一般方法(一)進行邏輯抽象(二)寫出邏輯函數(shù)表達式(三)選定器件的類型(四)將邏輯函數(shù)表達式化簡或者變換成適當?shù)男问?五)畫邏輯電路圖第二節(jié)用小規(guī)模集成電路(SSI)實現(xiàn)組合邏輯電路的設計一144二、用小規(guī)模集成電路實現(xiàn)完全描述的組合邏輯電路設計例3-2設計一個三人表決電路，結果按“少數(shù)服從多數(shù)”的原則決定,但是其中一個人有最終的否決權，即只要這個人不同意，這件事就不能通過，但是這個人如果同意了這件事，這件事也不一定能通過，還要看另外兩個人的意見，結果按“少數(shù)服從多數(shù)”的原則決定。二、用小規(guī)模集成電路實現(xiàn)完全描述的組合邏輯電路設計145（1）約定：三個人的意見分別用字母A、B、C表示，表決結果用字母L表示。設同意用邏輯“1”表示；不同意用邏輯“0”表示。表決結果通過用邏輯“1”表示；沒通過用邏輯“0”表示。同時約定A是那個有最終的否決權的人。（1）約定：三個人的意見分別用字母A、B、C表示，表決結果用146（2）根據(jù)設計要求建立該邏輯函數(shù)的真值表。列出真值表如表所示。（2）根據(jù)設計要求建立該邏輯函數(shù)的真值表。列出真值表如表所示147組合邏輯電路課件148三、用小規(guī)模集成電路實現(xiàn)不完全描述的組合邏輯電路設計例3-4設計一個將余3碼變換成8421BCD碼的組合邏輯電路。（1）約定：用A3

A2

A1

A0表示輸入的余3碼，用L3

L2

L1

L0表示輸出的8421BCD碼。（2）根據(jù)題目要求，列出真值表如表3-5所示。余3碼中，0000，0001，0010，1101，1110，1111沒有使用，所以在真值表中作為無關項處理。三、用小規(guī)模集成電路實現(xiàn)不完全描述的組合邏輯電路設計例3-4149組合邏輯電路課件150

151第三節(jié)組合邏輯電路中的競爭冒險前面在分析和設計組合邏輯電路時，考慮的是輸入信號、輸出信號已經(jīng)處于穩(wěn)定的邏輯電平的情況，沒有考慮輸入變化瞬間的情況。為了保證系統(tǒng)工作的可靠性，有必要再討論當輸入信號邏輯電平發(fā)生變化的瞬間電路的工作情況。由于門電路存在延遲時間，在輸入變化的瞬間，在電路的輸出端口可能會出現(xiàn)與我們的預期不一樣的尖峰脈沖，我們稱這種情況為電路出現(xiàn)了冒險。第三節(jié)組合邏輯電路中的競爭冒險前面在分析和設計組合邏輯電152冒險分靜態(tài)冒險和動態(tài)冒險。靜態(tài)冒險出現(xiàn)在二級電路中。靜態(tài)冒險又分為靜態(tài)1冒險和靜態(tài)0冒險。靜態(tài)1冒險出現(xiàn)在二級與或電路中，靜態(tài)0冒險出現(xiàn)在二級或與電路中。動態(tài)冒險只出現(xiàn)在多級電路中。冒險分靜態(tài)冒險和動態(tài)冒險。靜態(tài)冒險出現(xiàn)在二級電路中。靜態(tài)冒險153一、靜態(tài)冒險的定義靜態(tài)1冒險:在組合邏輯電路中，如果輸入變化前、后穩(wěn)態(tài)輸出為1，而轉換瞬間出現(xiàn)0的毛刺，稱為靜態(tài)1冒險靜態(tài)0冒險:在組合邏輯電路中，如果輸入變化前、后穩(wěn)態(tài)輸出為0，而轉換瞬間出現(xiàn)1的毛刺，稱為靜態(tài)0冒險一、靜態(tài)冒險的定義靜態(tài)1冒險:在組合邏輯電路中，如果輸入變154二、靜態(tài)冒險現(xiàn)象及其產(chǎn)生的原因二、靜態(tài)冒險現(xiàn)象及其產(chǎn)生的原因155我們把門電路兩個輸入信號同時向相反的邏輯電平跳變（一個從1變0，另一個從0變1），而變化的時間有差異的現(xiàn)象稱作競爭。邏輯表達式和真值表所描述的是靜態(tài)邏輯關系，而競爭則發(fā)生在從一種穩(wěn)態(tài)到另一種穩(wěn)態(tài)的過渡過程中我們把門電路兩個輸入信號同時向相反的邏輯電平跳變（一個從1變156組合邏輯電路課件157組合邏輯電路課件158三、判斷靜態(tài)冒險現(xiàn)象的方法一、檢查一個組合邏輯電路中是否存在靜態(tài)冒險，最直接的方法就是逐級列出真值表，并找出哪些門的輸入信號會發(fā)生競爭，一個從0變?yōu)?，而另一個同時從1變?yōu)?，然后判斷是否會在整個電路的輸出端產(chǎn)生干擾脈沖。如果可能產(chǎn)生則有靜態(tài)冒險，否則就沒有。但這種方法由于其工作量龐大，因而并不實用。三、判斷靜態(tài)冒險現(xiàn)象的方法一、檢查一個組合邏輯電路中是否存在159二、在組合邏輯電路中，當某瞬間，只有單個輸入變量改變狀態(tài)的簡單情況時，分析有無靜態(tài)冒險的簡便方法為寫出函數(shù)的與或表達式，畫出卡諾圖，檢查有無幾何相鄰的乘積項（兩個不同的乘積項如果包含了幾何相鄰的最小項，則這兩個乘積項稱為是幾何相鄰的），有則有競爭冒險，反之則無。二、在組合邏輯電路中，當某瞬間，只有單個輸入變量改變狀態(tài)的簡160三、采用代數(shù)法來判斷一個組合電路是否存在冒險，方法為：寫出組合邏輯電路的邏輯表達式，當某些邏輯變量取特定值（0或1）時，如果表達式能轉換為，則存在靜態(tài)0冒險；如果表達式能轉換為，則存在靜態(tài)1冒險。三、采用代數(shù)法來判斷一個組合電路是否存在冒險，方法為：寫出組161組合邏輯電路課件162組合邏輯電路課件163組合邏輯電路課件164三、靜態(tài)冒險現(xiàn)象的消除方法（一）加冗余項（二）變換邏輯式，消去互補變量（三）增加選通信號（四）增加輸出濾波電容（五）引入封鎖脈沖

三、靜態(tài)冒險現(xiàn)象的消除方法（一）加冗余項165四、動態(tài)冒險的定義動態(tài)1冒險動態(tài)0冒險四、動態(tài)冒險的定義動態(tài)1冒險166第四節(jié)常用中規(guī)模集成組合邏輯模塊之一編碼器一、普通編碼器（一）二進制普通編碼器例3-6試設計一個4線-2線編碼器電路，可將4個信息編成2位代碼，假設任一瞬間，4個信息必須有一個而且只能有一個處于有效狀態(tài)。第四節(jié)常用中規(guī)模集成組合邏輯模塊之一編碼器一、普通編碼167解：（1）約定：信息有效用1表示，無效用0表示。4個信息分別用I0、I1、I2、I3表示，2位代碼用A1、A0表示，且對應的關系為：信息I0的編碼為00，信息I1的編碼為01，信息I2的編碼為10，信息I3的編碼為11。

（2）真值表見表所示，因為有4個輸入變量，所以真值表中共有16行，每行對應了一種變量取值組合，根據(jù)題目中的敘述，其中12種變量取值組合不會出現(xiàn)，所以視為無關項。解：（1）約定：信息有效用1表示，無效用0表示。4個信息分別168組合邏輯電路課件169（二）二－十進制編碼器——鍵控8421BCD碼編碼器（二）二－十進制編碼器——鍵控8421BCD碼編碼器170組合邏輯電路課件171二、優(yōu)先編碼器（一）優(yōu)先編碼器的定義與功能例3-7設計一個4線-2線優(yōu)先編碼器，任一時刻必須有一個輸入有效，但允許多個輸入同時有效。二、優(yōu)先編碼器（一）優(yōu)先編碼器的定義與功能172解：（1）約定：輸入為高電平有效，信息有效用1表示，無效用0表示。4個信息分別用I0、I1、I2、I3表示，2位代碼用A1、A0表示，且對應的關系為：I0的編碼為00（左邊為A1、右邊為A0），I1的編碼為01（左邊為A1、右邊為A0），I2的編碼為10（左邊為A1、右邊為A0），I3的編碼為11（左邊為A1、右邊為A0）。I0、I1、I2、I3的優(yōu)先級依次升高。解：（1）約定：輸入為高電平有效，信息有效用1表示，無效用0173

174（二）二進制優(yōu)先編碼器集成電路芯片74X148（二）二進制優(yōu)先編碼器集成電路芯片74X148175組合邏輯電路課件176組合邏輯電路課件177GS為編碼器的工作標志，低電平有效。當輸入使能端EI為0（有效），編碼器處于正常的工作狀態(tài)時，I0～I7信號輸入端至少有一個處于有效時，優(yōu)先編碼器工作狀態(tài)標志GS為0，處于有效狀態(tài)，表明編碼器處于工作狀態(tài)，當沒有任何輸入有效時，GS為1，處于無效狀態(tài)。EO為輸出使能端，高電平有效。當輸入使能端EI為1（無效）時，輸出使能端EO為1（有效）。只有在EI為0（有效），且I0～I7信號輸入端無任何一個處于有效時，EO輸出0，處于它的無效狀態(tài)。GS:GS=0indicatethatoneormoreinputsareactive.EO:EO=0indicatethatnoinputlineisactive.GS為編碼器的工作標志，低電平有效。當輸入使能端EI為0（有17874X147實驗用芯片10線-4線集成優(yōu)先編碼器芯片74X147實驗用芯片10線-4線集成優(yōu)先編碼器芯片179組合邏輯電路課件180三、集成編碼器的應用（一）編碼器的擴展三、集成編碼器的應用（一）編碼器的擴展181組合邏輯電路課件182組合邏輯電路課件183（二）組成8421BCD編碼器（二）組成8421BCD編碼器184組合邏輯電路課件185CD4532BCD4532B186第五節(jié)常用中規(guī)模集成組合邏輯模塊之二譯碼器一、二進制譯碼器（一）二進制譯碼器的定義與功能設計一個2線-4線譯碼器。解法一：（1）約定：兩個輸入信號分別用A，B表示，四個輸出信號分別用Y0，Y1，Y2，Y3表示，輸出信號為低電平有效，AB=00對應Y0信號，AB=01對應Y1信號，AB=10對應Y2信號，AB=11對應Y3信號。（2）按上述約定列出的真值表如下所示。第五節(jié)常用中規(guī)模集成組合邏輯模塊之二譯碼器一、二進制譯187組合邏輯電路課件188解法二：（1）約定：兩個輸入信號分別用A，B表示，四個輸出信號分別用Y0、Y1、Y2、Y3表示，輸出信號為高電平有效，AB=01對應Y0信號，AB=00對應Y1信號，AB=11對應Y2信號，AB=10對應Y3信號。解法二：（1）約定：兩個輸入信號分別用A，B表示，四個輸出信189組合邏輯電路課件190（二）典型的中規(guī)模集成電路芯片74X138（二）典型的中規(guī)模集成電路芯片74X138191組合邏輯電路課件192當G1=1、G2A=0和G2B=0時八個輸出的邏輯表達式變?yōu)楫擥1=1、G2A=0和G2B=0時八個輸出的邏輯表達式變?yōu)?93（三）二進制譯碼器的應用1．二進制譯碼器的擴展（三）二進制譯碼器的應用1．二進制譯碼器的擴展194組合邏輯電路課件195組合邏輯電路課件1962．實現(xiàn)多輸出組合邏輯函數(shù)

例3-10試用74X138譯碼器和必要的門電路實現(xiàn)邏輯函數(shù)2．實現(xiàn)多輸出組合邏輯函數(shù)197例3-11某多輸出組合邏輯函數(shù)的真值表如表3-16所示，試用74X138譯碼器和必要的門電路實現(xiàn)該多輸出組合邏輯函數(shù)。

例3-11某多輸出組合邏輯函數(shù)的真值表如表3-16所示，198

1993.二進制譯碼器可以作為數(shù)據(jù)分配器使用3.二進制譯碼器可以作為數(shù)據(jù)分配器使用200（1）第一種方案：G2A作為數(shù)據(jù)輸入端，Y0

Y1Y2

Y3

Y4

Y5

Y6

Y7作為數(shù)據(jù)輸出端，A2AlA0作為地址選擇信號。（1）第一種方案：G2A作為數(shù)據(jù)輸入端，Y0Y1Y2Y3201在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋涸贕2B=0、G1=1的前提下，74X138的輸出的邏輯表達202在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋寒擜2A1A0=000時：在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達203在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋寒擜2A1A0=001時：在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達204在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋寒擜2A1A0=010時：在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達205在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋寒擜2A1A0=011時：在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達206在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋寒擜2A1A0=100時：在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達207在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋寒擜2A1A0=101時：在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達208在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋寒擜2A1A0=110時：在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達209在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達式變?yōu)椋寒擜2A1A0=111時：在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達210（2）第2種方案：G2B作為數(shù)據(jù)輸入端，Y0

Y1Y2

Y3Y4

Y5

Y6

Y7作為數(shù)據(jù)輸出端，A2AlA0作為地址選擇信號。如圖3-47所示。（2）第2種方案：G2B作為數(shù)據(jù)輸入端，Y0Y1Y2Y3211第3種方案：G1作為數(shù)據(jù)輸入端，Y0Y1Y2

Y3

Y4

Y5

Y6

Y7作為數(shù)據(jù)輸出端，反相輸出，A2AlA0作為地址選擇信號。第3種方案：G1作為數(shù)據(jù)輸入端，Y0Y1Y2Y3Y4212二、代碼變換譯碼器二、代碼變換譯碼器213組合邏輯電路課件214三、顯示譯碼器（一）七段數(shù)碼顯示器原理共陽三、顯示譯碼器（一）七段數(shù)碼顯示器原理共陽215共陰共陰216（二）七段顯示譯碼器74X48（二）七段顯示譯碼器74X48217組合邏輯電路課件218必須與共陰數(shù)碼管配合使用必須與共陰數(shù)碼管配合使用219組合邏輯電路課件220第六節(jié)常用中規(guī)模集成組合邏輯模塊之三數(shù)據(jù)選擇器一、數(shù)據(jù)選擇器的基本概念及工作原理第六節(jié)常用中規(guī)模集成組合邏輯模塊之三數(shù)據(jù)選擇器一、數(shù)據(jù)221集成數(shù)據(jù)選擇器模塊74X151集成數(shù)據(jù)選擇器模塊74X151222組合邏輯電路課件223當G=0時，當G=0時，224雙四選一數(shù)據(jù)選擇器74X153

實驗用芯片雙四選一數(shù)據(jù)選擇器74X153

實驗用芯片225二、數(shù)據(jù)選擇器的應用（一）數(shù)據(jù)選擇器的擴展1.選擇數(shù)據(jù)位數(shù)的擴展二、數(shù)據(jù)選擇器的應用（一）數(shù)據(jù)選擇器的擴展226組合邏輯電路課件2272.數(shù)據(jù)通道源的擴展2.數(shù)據(jù)通道源的擴展228（二）實現(xiàn)單輸出組合邏輯函數(shù)

例3-12試用8選1數(shù)據(jù)選擇器74X151實現(xiàn)單輸出組合邏輯函數(shù)解法一：①將要實現(xiàn)的邏輯函數(shù)轉換成最小項表達式=m3+m5+m6+m7

此處要特別注意將邏輯函數(shù)寫成最小項編號的形式時，要特別指明對最小項編號的方法，這部分的內容在講解最小項的概念時已經(jīng)強調過。②74X151的輸出函數(shù)表達式為：

（二）實現(xiàn)單輸出組合邏輯函數(shù)例3-12試用8選1數(shù)據(jù)選229③將本題目要實現(xiàn)的組合邏輯函數(shù)與74X151的輸出表達式做對應。輸入變量A、B、C接至數(shù)據(jù)選擇器的地址輸入端A2、A1、A0，即A=A2，B=A1，C=A0。輸出變量接至數(shù)據(jù)選擇器的輸出端，即L=Y。將邏輯函數(shù)L的最小項表達式與74X151的輸出表達式相比較，L式中出現(xiàn)的最小項，對應的數(shù)據(jù)輸入端應接1，L式中沒出現(xiàn)的最小項，對應的數(shù)據(jù)輸入端應接0。即D3=D5=D6=D7=1；D0=D1=D2=D4=0。④畫出連線圖如圖所示。③將本題目要實現(xiàn)的組合邏輯函數(shù)與74X151的輸出表達式做對230解法二：作出邏輯函數(shù)L的真值表

解法二：作出邏輯函數(shù)L的真值表

231在上面的這個例題中，要實現(xiàn)的邏輯函數(shù)中的變量個數(shù)與數(shù)據(jù)選擇器的地址輸入端的個數(shù)相同，將變量與數(shù)據(jù)選擇器的地址輸入端一一對應即可。如果要實現(xiàn)的邏輯函數(shù)中的變量個數(shù)與數(shù)據(jù)選擇器的地址輸入端的個數(shù)不同，不能用前述的簡單辦法。應分離出多余的變量，把它們加到適當?shù)臄?shù)據(jù)輸入端。下面舉例說明這種方法。在上面的這個例題中，要實現(xiàn)的邏輯函數(shù)中的變量個數(shù)與數(shù)據(jù)選擇器232例3-13試用8選1數(shù)據(jù)選擇器74X151實現(xiàn)單輸出組合邏輯函數(shù)解法一：

例3-13試用8選1數(shù)據(jù)選擇器74X151實現(xiàn)單輸出組合233解法二：解法二：234例3-14試用4選1數(shù)據(jù)選擇器74X153實現(xiàn)單輸出組合邏輯函數(shù)：

解：例3-14試用4選1數(shù)據(jù)選擇器74X153實現(xiàn)單輸出組合235第七節(jié)常用中規(guī)模集成組合邏輯模塊之四算術運算電路一、加法器（一）1位加法器1.1位半加器第七節(jié)常用中規(guī)模集成組合邏輯模塊之四算術運算電路一、加236二進制數(shù)的運算

二進制數(shù)的算術運算(加、減、乘、除)1位二進制數(shù)算術運算多位二進制數(shù)算術運算二進制數(shù)的運算二進制數(shù)的算術運算(加、減、乘、除)237二進制加法1位二進制數(shù)的加法規(guī)則為:0＋0＝00＋1＝11＋0＝11＋1＝0(有進位)多位二進制數(shù)的加法:求(11001010)B＋(11101)B解:被加數(shù)11001010加數(shù)11101進位＋)00110000和11100111則11001010＋11101＝11100111。由此可見,兩個二進制數(shù)相加時,每1位有3個數(shù)參與運算(本位被加數(shù)、加數(shù)、低位進位),從而得到本位和以及向高位的進位。二進制加法1位二進制數(shù)的加法規(guī)則為:求(110010102381位二進制數(shù)減法規(guī)則為:1－0＝11－1＝00－0＝00－1＝1(有借位)多位二進制數(shù)的減法二進制減法求(10101010)B－(10101)B。

解:被減數(shù)10101010減數(shù)10101借位－)00101010差10010101則10101010－10101＝100101011位二進制數(shù)減法規(guī)則為:二進制減法求(10101010)239二進制乘法1位二進制乘法規(guī)則為:

0×0＝00×1＝01×0＝01×1＝1多位二進制乘法:求(110011)B×(1011)B

解:被乘數(shù)110011乘數(shù)×)1011110011110011