09電科《集成電路設計原理》試卷(B卷)

PAGE33頁（B卷）巢湖學院2011—2012學年度第二學期 減小、不變，動態(tài)功耗 （增大、減小、不變。09(B

9.（3分）右上圖的傳輸門陣列中VDD

3V,各管的閾值電壓V 0.V0T1 2 命題人陳初俠統(tǒng)分人 復核人 則各輸出節(jié)點的輸出電壓Y= V，YV，Y= V。1 2 VDDY題號一題號一二三四總分得分2） Y2室 Y教 3（ 分寫出下列電路輸出信號的邏輯表達式；場 1考 線 Y；C= 。得分評卷人（共30分）得分評卷人

2 2DDVDDABVDDABY2AD P4

DDC41Y C31P3CP2CCP2間 1.（2分年以德克薩斯儀器公司的科學家 為首的 C1D P1時 訂 B A C0試 研究小組研制出了世界上第一塊集成電路。 考

G1 G2 G3 G4得分評卷人2（2分）摩爾定律是 。得分評卷人3.（2分）集成電路按工藝來分可分為 和 。4.（4分）MOS晶體管從縱向看是一三層結構，即由金屬、

（520）號 裝 半導體構成；從橫向看包含三個區(qū)，分別是源區(qū)和漏區(qū)； 1．集成電路制造工藝主要分為哪幾大類，每一類中包括哪些主學它又是一個四端器件，包含四個電極，即是 、源極、漏極 要工藝，并簡述各工藝的主要作用。。分）閾值電壓是。名姓 分）襯偏效應是。7.（2分）MOSFET的電容分。9.（2分）CMOS反相器輸出電壓的上升時間是 級 ，下降時間是。班 10.（3分）如果某工藝的電源電壓V從3V調整為4V，其中

為工藝DD T T T的閾值電壓，以對稱反相器為例，邏輯電路的速度（增大、2.深亞微米CMOS工藝中淺溝槽隔離(STI)代替LOCOS隔離的原因? 2.（6分）用動態(tài)電路級聯(lián)實現(xiàn)邏輯功能YABC,畫出其相應的電路圖。）教室 3.CMOS反相器中的NMOS管和PMOS管是增強型還是耗盡型,為什么？教（場考 線4.簡述傳輸門陣列的優(yōu)缺點。

得分評卷人（38得分評卷人1.（12）0.13mCMOS,PMOSW/L=0.26m/0.13時 訂 m，柵氧厚度為t試

2.6nm，室溫下空穴遷移率n

80cm2/考Vs，閾值電壓V考T

=-0.3V,計算VGS

1.2VVDS

1.0V和-0.3V時I 的大小。已知： 8.851014F/cm， 3.9。D o ox號 裝得分評卷人學 三、畫圖題（共12分）得分評卷人名 1（6分）畫出由靜態(tài)CMOS電路實現(xiàn)邏輯關系Y(BCD)AC的姓 電路圖，要求使用的MOS管最少。級班2（12MOSMOS源、漏極，分析它們的工作狀態(tài)，設所有晶體管的閾值電壓的絕對值都

3（14設計一個電路實現(xiàn)Y(ABCD10fF外部負載電容的情況下，輸出上升時間和下降時間都不能大于是1V。

40ps。針對0.13m工藝，已知：V ,VTN TP

0.28V,2V 5V

5V 220cm2/Vs， 76cm2/Vs，tn p

2.6nm，V ,DD5V）0.4V 5V）0V室教 (a) (b)（場考 線時 訂試考號 裝學名姓級班