VHDLl(硬件描述語言)：ModelSim仿真

1基于ModelSim的VHDL仿真2Modelsim簡介

Modelsim仿真工具是MentorGraphics公司開發(fā)的。它支持Verilog、VHDL以及他們的混合仿真，它可以將整個程序分步執(zhí)行，使設(shè)計者直接看到他的程序下一步要執(zhí)行的語句，而且在程序執(zhí)行的任何步驟任何時刻都可以查看任意變量的當(dāng)前值，可以在Dataflow窗口查看某一單元或模塊的輸入輸出的連續(xù)變化等，比Quartus自帶的仿真器功能強大的多，是目前業(yè)界最通用的仿真器之一。

ModelSim分幾種不同的版本：SE、PE和OEM，其中

集成在Actel、Atmel、Altera、Xilinx以及Lattice等FPGA廠商設(shè)計工具中的均是其OEM版本。比如為Altera提供的OEM版本是ModelSim-Altera,為Xilinx提供的版本為ModelSimXE.SE版本為最高級版本,在功能和性能方面比OEM版本強很多,比如仿真速度方面,還支持PC、

UNIX、

LIUNX混合平臺.31.Modelsim是專業(yè)的HDL語言仿真器,比Quartus自帶的仿真器功能強大.2.Quartussimulator不支持Testbench,只支持波形文件.vwfvwf文件全稱是矢量波形文件(VectorWaveformFile)，是QuartusII中仿真輸入、計算、輸出數(shù)據(jù)的載體。一般設(shè)計者建立波形文件時，需要自行建立復(fù)位、時鐘信號以及控制和輸入數(shù)據(jù)、輸出數(shù)據(jù)信號等。其中工作量最大的就是輸入數(shù)據(jù)的波形錄入。比如要仿真僅1KB的串行輸入數(shù)據(jù)量，則手工輸入信號的波形要畫8000個周期，不僅費時費力而且容易出錯。3.新版本QuartusII不再內(nèi)嵌simulator4使用Modelsim進行仿真Modelsim運行方式有4種:用戶圖形界面模式交互式命令行模式不顯示modelsim的可視化界面,僅通過命令控制臺輸入的命令完成所有工作Tcl和宏模式編寫可執(zhí)行擴展名為do或者tcl語法文件批處理模式其所有操作都在后臺進行，用戶看不到modelsim的界面，也不需要交互式輸入命令。當(dāng)工程很大，文件比較多時，用批處理比較方便。直接運行批處理文件,在后臺調(diào)用modelsim,執(zhí)行modelsim的腳本文件*.do,完成操作5仿真仿真分為功能仿真,門級仿真,時序仿真功能仿真(前仿真,代碼仿真)主旨在于驗證電路的功能是否符合設(shè)計要求，其特點是不考慮電路門延遲與線延遲，主要是驗證電路與理想情況是否一致?？删C合FPGA代碼是用RTL級代碼語言描述的，其輸入為RTL級代碼與Testbench.在設(shè)計的最初階段發(fā)現(xiàn)問題,可節(jié)省大量的精力門級仿真和時序列仿真(后仿真)使用綜合軟件綜合后生成的門級網(wǎng)表進行仿真,不加入時延文件的仿真就是門級仿真.可以檢驗綜合后的功能是否滿足功能要求,其速度比功能仿真要慢,比時序仿真要快.在門級仿真的基礎(chǔ)上加入時延文件(.sdf)的仿真就是時序仿真,比較真實地反映了邏輯的時延與功能.綜合考慮電路的路徑延遲與門延遲的影響，驗證電路能否在一定時序條件下滿足設(shè)計構(gòu)想的過程，是否存在時序違規(guī)。6功能仿真功能仿真需要的文件1．設(shè)計HDL源代碼：可以使VHDL語言或Verilog語言。2．測試激勵代碼：根據(jù)設(shè)計要求輸入/輸出的激勵程序仿真步驟以10分頻器為例1.啟動modelsim軟件先在工作目錄建立文件夾test1，把待仿真文件和測試激勵文件拷貝到該文件夾。2.建立工程選擇File->New->Project建立新工程.在ProjectName欄中填寫項目名字，建議和頂層文件名字一致。ProjectLocation是工作目錄，選擇剛建立的test1。DdfaultLibraryName可以采用工具默認的work。Workspace窗口的library中就會出現(xiàn)work庫.

73.為工程添加文件工程建立后,選擇“AddExsitingFile”，將文件加到該Project中。8待仿真模塊:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitydiv10isport(clk:instd_logic;div:outstd_logic);enddiv10;architecturebehavofdiv10issignaltemp:std_logic:='0';signalcount:std_logic_vector(2downto0):="000";beginprocess(clk)beginif(clk'eventandclk='1')thenif(count="100")thencount<=(others=>'0');temp<=nottemp;elsecount<=count+1;endif;endif;endprocess;div<=temp;endbehav;9仿真激勵文件（testbench）:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitydiv10_tbisenddiv10_tb;architectureoneofdiv10_tbiscomponentdiv10isport(clk:instd_logic;div:outstd_logic);endcomponent;signalclk:std_logic:='0';signaldiv:std_logic:='0';constantclk_period:time:=20ns;beginu1:div10portmap(clk=>clk,div=>div);processbeginwaitforclk_period/2;clk<='1';waitforclk_period/2;clk<='0';endprocess;end;104.編譯文件編譯（包括源代碼和庫文件的編譯）。編譯可點擊CompileCompileAll來完成。

5.裝載文件(1)雙擊library中work中的div10_tb，或右鍵點擊library中的div10_tb，選擇simulate->startsimulation116.待仿真對象加入波形圖在“Objects”框右鍵，選擇addTowave->Allitemsindesign把待仿真對象加入到波形圖。128.退出仿真在仿真調(diào)試完成后退出仿真,在菜單中選擇simulateendsimulation7.運行仿真在工具欄點擊RUNALL圖標(biāo)13關(guān)于Testbench：可以在modelsim內(nèi)直接編寫TestbenchModelsim提供了很多Testbench模板，我們直接拿過來用可以減少工作量。（1）File->New->Source-VHDL新建一個vhd文檔，在文檔空白處右鍵->選擇“ShowLanguageTemplates”，可發(fā)現(xiàn)在文檔編輯窗口左邊出現(xiàn)了一個LanguageTemplates窗口：14雙擊CreatTestbench會出現(xiàn)一個創(chuàng)建測試激勵文件的向?qū)Вx擇“Work”工作庫下的待仿真文件，點Next可以指定Testbench的名稱以及要編譯到的庫等，此處我們使用默認設(shè)置直接點Finish。這時在Testbench內(nèi)會出現(xiàn)對目標(biāo)文件的各個端口的定義還有調(diào)用函數(shù)。設(shè)計者可以自己往生成的Testbench內(nèi)添加其它內(nèi)容，然后保存為.vhd格式即可。15modelsim自帶的教程是一個很好的選擇，在Help->SEPDFDocumentation->Tutorial里面.它從簡單到復(fù)雜、從低級到高級詳細地講述了modelsim的各項功能的使用，簡單易懂。16附：Modelsim的安裝

同許多其他軟件一樣，ModelsimSE同樣需要合法的License。⑴解壓安裝工具包開始安裝，安裝時選擇Fullproduct安裝。安裝目錄避免中文字符。(2)當(dāng)出現(xiàn)InstallHardwareSecurityKeyDriver時選擇否。當(dāng)出現(xiàn)AddModelsimToPath選擇是。出現(xiàn)Modelsim