4位二進(jìn)制加法器實(shí)驗(yàn)報(bào)告

4位二進(jìn)制加法器實(shí)驗(yàn)報(bào)告一、實(shí)驗(yàn)名稱：4位二進(jìn)制加法器設(shè)計(jì)實(shí)驗(yàn)二、實(shí)驗(yàn)?zāi)康模哼M(jìn)一步熟悉QuartusII軟件使用方法。進(jìn)一步掌握的VerilogHDL語言描述和原理圖描述的方法。進(jìn)一步掌握4位二進(jìn)制加法器的設(shè)計(jì)方法。三、設(shè)計(jì)思想：用串行進(jìn)位方式構(gòu)成的4位二進(jìn)制加法器如圖：4位串行進(jìn)位二進(jìn)制加法器是以一位二進(jìn)制全加器為基礎(chǔ)，如圖，將四個(gè)一位二進(jìn)制全加器串接構(gòu)成一個(gè)4位二進(jìn)制加法器。4位二進(jìn)制加法器可對兩個(gè)4位二進(jìn)制數(shù)進(jìn)行加法運(yùn)算，同時(shí)產(chǎn)生進(jìn)位。當(dāng)兩個(gè)二進(jìn)制數(shù)相加時(shí)，較高高位相加時(shí)必須加入較低位的進(jìn)位項(xiàng)Ci），以得到輸出為和（S）和進(jìn)位（C0）。可以采用原理圖的描述方法和VerilogHDL語言描述方法。四、實(shí)驗(yàn)內(nèi)容：1.通過VerilogHDL語言描述4位二進(jìn)制加法器的功能。通過原理圖方式描述4位二進(jìn)制加法器的功能。通過波形仿真驗(yàn)證描述4位二進(jìn)制加法器的功能。五、實(shí)驗(yàn)流程：1.采用VerilogHDL語言描述實(shí)現(xiàn)4位二進(jìn)制加法器:(1),首先用VerilogHDL語言編寫二進(jìn)制半加器：modulehalfadd(s,c,a,b);inputa,b;outputs,c;xor(s,a,b);and(c,a,b);endmodule按周期輸入波形5?xjlotionWwdcH'nis(2).再編寫一位二進(jìn)制全加器:modulefulladd(s,co,a,b,cl);inputa,b,cl;outputs,co;wires1,d1,d2;halfaddha1(s1,d1,a,b);halfaddha2(s,d2,s1,cl);org1(co,d2,d1);Endmodule按周期輸入波形SifTubbonWmpeEonmsfepot*Fwieiimodulebitadd(s,c3,a,b,t1);input[3:0]a,b;inputt1;output[3:0]s;outputc3;wirec0,c1,c2;fulladdfa1(s[1],c1,a[1],b[1],c0);fulladdfa2(s[2],c2,a[2],b[2],c1);fulladdfa3(s[3],c3,a[3],b[3],c2);endmodule2,按照4位二進(jìn)制加法器的工作原理可以繪制成如下原理圖:3.功能仿真波形及說明:(1).按周期輸入波形：)PI)PI20.9粕q心姑60.ns100.C-as120.P心UO.Dni160.pA.Sl@0.p心200f)*￡20.pm2W.0hx由此波形圖可以分析：例如0001+0001=0010、0100+0100=1000、0110+0110=1100…對于所有的兩個(gè)四位二進(jìn)制相加，結(jié)果正確。(2).按隨機(jī)輸入波形：JWQ早40fntSO1｝玖00(fmIDO12C^tnl-MJ.,0ntISOphi3Wpnx200pm.冀Q,p淋￡4G,0m做同rn^TCiiTwiTErYKrfTnmig必~x~rnmrrYKmTT：TOC\o"1-5"\h\zJIILIJ':''IIII[J.__IIUIIcwY回~瀏囪爐「^間廠fj―x回—Fb爐口部站叵rxTnm~YKrxwyw：Ifu^nKrrmrrrnr~i.」HJ~1_Ju^nKrrmrrrnr~i.」HJ~1_JL六、實(shí)驗(yàn)總結(jié)：