EDA綜合課程設計教學培訓課件

EDA綜合課程設計2016.5EDA綜合課程設計EDA課程設計時間：2011~2012學年第二學期第16-17周。（1）上機時間及地點：（第14,15周）周一：3，4節(jié)；周二：1，2節(jié)；教7機房（2）硬件下載時間及地點：時間另行通知，地點：教二EDA實驗室（二樓西側）（3）驗收考核時間及地點：時間另行通知，設計成果驗證+回答問題。教二EDA實驗室EDA課程設計時間：一、EDA-V型實驗系統(tǒng)介紹1、系統(tǒng)整體結構圖2、將要用到的主要模塊8位七段數(shù)碼管顯示模塊；16×16點陣模塊；CPLD/FPGA適配器接口；12位按鍵輸入模塊；18位撥碼開關輸入模塊；蜂鳴器輸出模塊；可調(diào)數(shù)字信號源；8×2LED燈。一、EDA-V型實驗系統(tǒng)介紹1、系統(tǒng)整體結構圖實驗系統(tǒng)布局圖實驗系統(tǒng)布局圖返回返回8位七段數(shù)碼管顯示模塊：

數(shù)碼管為共陰數(shù)碼管。本模塊的輸入口共有11個，其中8個段信號輸入口，分別為A、B、C、D、E、F、G、DP；3個位信號輸入口，分別為SEL0、SEL1、SEL2。其中SEL0、SEL1、SEL2位于16×16點陣模塊區(qū)，它們經(jīng)3-8譯碼器后送給數(shù)碼管作位選信號，最左邊為第一位，對應關系如下表：接口序號數(shù)碼管狀態(tài)SEL2SEL1SEL0111第1位亮110第2位亮101第3位亮100第4位亮011第5位亮010第6位亮001第7位亮000第8位亮8位七段數(shù)碼管顯示模塊：數(shù)碼管為共陰數(shù)碼管。返回返回16×16點陣模塊；列選信號為SEL0～SEL3經(jīng)4-16線譯碼器后給出，最右邊為第一列；行選信號為L0～L15，最上方為第一行。SEL3SEL2SEL1SEL0點亮列號1111第1列1110第2列1101第3列1100第4列1011第5列1010第6列1001第7列1000第8列0111第9列0110第10列0101第11列0100第12列0011第13列0010第14列0001第15列0000第16列16×16點陣模塊；列選信號為SEL0～SEL3經(jīng)4-16線返回返回CPLD/FPGA適配器接口：下載該芯片時將芯片選擇開關撥向CPLD。18位撥碼開關輸入模塊：開關撥向下時為低電平，撥向上時為高電平。輸出口最左邊對應開關D17，最右邊對應開關D0。蜂鳴器輸出模塊；當輸入口BELL_IN輸入高電平時，蜂鳴器響。12位按鍵輸入模塊開關彈起時為高電平，按下時為低電平。輸出口最左邊對應開關K1。CPLD/FPGA適配器接口：18位撥碼開關輸入模塊：蜂鳴器EDA綜合課程設計(教學培訓課件）EDA綜合課程設計(教學培訓課件）返回返回可調(diào)數(shù)字信號源：時鐘信號源可產(chǎn)生從1.2Hz~20MHz之間的任意頻率。該電路采用全數(shù)字化設計，提供的最高方波頻率為20MHz，最低頻率為1.2Hz，并且頻率可以在這個范圍內(nèi)隨意組合變化。整個信號源共有6個輸出口（CLK0～CLK5），每個輸出口輸出的頻率各不相同，通過JP1～JP11這11組跳線來完成設置。具體設置方案見實驗指導書。返回可調(diào)數(shù)字信號源：返回二、總結報告與注意事項1、實驗注意事項嚴禁帶電插拔“JTAG”下載電纜！為了安全地使用下載電纜，防止損壞下載電纜中的器件和計算機主板的并口，應在計算機及實驗箱均斷電的情況下，插入或拔出下載電纜。插入下載電纜的步驟：確認完全斷電——下載電纜并口與計算機并口相連——下載電纜JTAG口與實驗箱的JTAG口相連——接通實驗箱電源——接通計算機電源；拔出下載電纜的步驟：關閉實驗箱電源——拔下JTAG電纜插頭——實驗箱內(nèi)部連線——接通實驗箱電源——進行功能驗證。二、總結報告與注意事項1、實驗注意事項測試完畢，先斷掉EDA實驗箱的電源，再把JTAG電纜的小插頭插入實驗箱的JTAG插座，然后接通實驗箱電源，準備下一次的設計下載。2、總結報告的書寫要求見教材P309。內(nèi)容：總結報告應至少包括以下內(nèi)容：封面；前言；目錄；任務書（合作人、分工方案）；正文；（設計要求、實驗目的、實驗方案、實驗原理、硬件要求、實驗步驟、源程序（*.vhd）和原理圖（*gdf）仿真調(diào)試和下載結果、硬件測試報告、數(shù)據(jù)處理及分析結果等等）。收獲和體會；對設計工作的總結與展望；參考文獻。測試完畢，先斷掉EDA實驗箱的電源，再把JTAG電纜的小插頭要求：1、內(nèi)容完整，主題突出，詳略得當，語言流暢；2、書寫格式規(guī)范，條理清晰，圖文結合，手寫本應字跡清楚、工整。3、必須獨立完成，不允許大段抄寫參考資料中的內(nèi)容，作同一設計的同學，報告不允許雷同。4、對程序文本的書寫和電路圖以及示意圖的作圖要規(guī)范、美觀。要求：一、設計任務設計一個具有同步時鐘使能、異步清零和同步預置數(shù)功能的六十進制加法計數(shù)器；2.設計一個共陰7段數(shù)碼管控制接口，要求：在時鐘信號的控制下，使用2位數(shù)碼管動態(tài)刷新顯示上述計數(shù)器的計數(shù)結果。

EDA綜合課程設計題目

—計數(shù)器及數(shù)碼顯示綜合設計(一)一、設計任務EDA綜合課程設計題目

—計數(shù)器及數(shù)碼顯示綜合設提示：在實驗儀器中，8位7段數(shù)碼顯示的驅動電路已經(jīng)做好，并且其位選信號為3-8譯碼器的輸出，所以我們在設計7段數(shù)碼管控制接口時，其位選信號輸出必須經(jīng)8-3編碼。提示：三、實驗連線計數(shù)器的輸入時鐘信號接時鐘電路的相應輸出（CLK0~CLK5），復位信號接撥碼開關或按鍵，輸出信號接七段顯示譯碼器的數(shù)據(jù)輸入端；將七段顯示譯碼器的clk端接時鐘輸出，并使輸入頻率約為5MHZ，led[6..0]分別接顯示模塊的a--g，SEL[2..0]分別接顯示模塊的SEL2~SEL0。

三、實驗連線sel2sel1sel0CP

計數(shù)器1

計數(shù)器2CP2

顯示譯碼器

依題意考慮CP和CP2關系。sel2sel1sel0CP計數(shù)器1計數(shù)器2CP

同時，還有一個問題不可忽視，就是位掃描信號的頻率至少需要多少以上，才能使顯示器不閃爍？簡單的說，只要第個掃描頻率超過人的眼睛視覺暫留頻率24HZ以上就可以達到點亮單個顯示，卻能享有6個同時顯示的視覺效果，而且顯示也不閃爍。同時，還有一個問題不可忽視，就是位掃描信號的頻率至一、設計要求：

秒表的邏輯結構主要由顯示譯碼器、分頻器、十進制計數(shù)器、六進制計數(shù)器和報警器組成。在整個秒表中最關鍵的是如何獲得一個精確的100Hz計時脈沖，除此之外，整個秒表還需有一個啟動信號和一個歸零信號，以便秒表能隨意停止及啟動。秒表共有6個輸出顯示，分別為百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6個計數(shù)器與之相對應，6個計數(shù)器的輸出全都為BCD碼輸出，這樣便于和顯示譯碼器的連接。當計時達60分鐘后，蜂鳴器報警。EDA綜合課程設計（二）

——數(shù)字秒表設計一、設計要求：EDA綜合課程設計（二）

二、模塊結構四個10進制計數(shù)器：用來分別對百分之一秒、十分之一秒、秒和分進行計數(shù)；兩個6進制計數(shù)器：用來分別對十秒和十分進行計數(shù)；分頻率器：用來產(chǎn)生100HZ計時脈沖；顯示譯碼器：完成對顯示的控制。

三、硬件要求：主芯片EPF10K10LC84-4。

6位八段掃描共陰級數(shù)碼顯示管。二個按鍵開關（歸零，啟動）。

二、模塊結構三、硬件要求：四、實驗內(nèi)容及步驟：1.根據(jù)電路持點，用層次設計概念將此設計任務分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口。讓幾個學生分做和調(diào)試其中之一，然后再將各模塊合起來聯(lián)試。以培養(yǎng)學生之間的合作精神，同時加深層次化設計概念。2.了解軟件的元件管理深層含義，以及模塊元件之間的連接概念，對于不同目錄下的同一設計，如何融合。3.適配劃分前后的仿真內(nèi)容有何不同概念，仿真信號對象有何不同，讓學生有更深一步了解。熟悉了CPLD設計的調(diào)試過程中手段的多樣化。4.按適配劃分后的管腳定位，同相關功能塊硬件電路接口連線。5

所有模塊全用VHDL語言描述。四、實驗內(nèi)容及步驟：數(shù)字秒表內(nèi)部結構圖

數(shù)字秒表內(nèi)部結構圖五、實驗連線：輸入接口：1．秒表的歸零，啟動信號RESET、START的管腳分別連接按鍵開關。2．

蜂鳴器鳴響信號SPEAKER接蜂鳴器的輸入。3．秒表計數(shù)時鐘信號CLK的管腳同2.5MHZ時鐘源相連。輸出接口：秒表掃描顯示的驅動信號管腳SEL2，SEL1，SEL0和A～G參照設計一中的連法。五、實驗連線：一、設計要求（數(shù)字鐘的功能）1．具有時，分，秒，計數(shù)顯示功能，以24小時循環(huán)計時。2．具有清零、調(diào)節(jié)小時、分鐘功能。3.具有整點報時功能。

EDA綜合課程設計（三）

——數(shù)字鐘設計一、設計要求（數(shù)字鐘的功能）EDA綜合課程設計（三）

二、實驗目的：1．掌握多位計數(shù)器相連的設計方法。2．掌握十進制、六進制、二十四進制計數(shù)器的設計方法。3．鞏固多位共陰極掃描顯示數(shù)碼管的驅動及編碼。4．掌握揚聲器的驅動。5．掌握EDA技術的層次化設計方法。

二、實驗目的：三、硬件要求：1．主芯片EPF10K10LC84-4。2．蜂鳴器。3．8位八段掃描共陰極數(shù)碼顯示管。4．三個按鍵開關（清零，調(diào)小時，調(diào)分鐘）。

三、硬件要求：四、設計原理：在同一芯片EPF10K10上集成了如下電路模塊：

1．時鐘計數(shù)：秒——60進制BCD碼計數(shù)； 分——60進制BCD碼計數(shù)； 時——24進制BCD碼計數(shù)；同時整個計數(shù)器有清零，調(diào)分，調(diào)時功能。在接近整數(shù)時間能提供報時信號。2．具有驅動8位八段共陰掃描數(shù)碼管的片選驅動信號輸出和八段字形譯碼輸出。3．蜂鳴器在整點時有報時驅動信號產(chǎn)生。四、設計原理：五、實驗內(nèi)容及步驟：1.根據(jù)電路持點，用層次設計概念將此設計任務分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口。培養(yǎng)學生之間的合作精神，同時加深層次化設計概念。2.了解軟件的元件管理深層含義及模塊元件之間的連接概念，對于不同目錄下的同一設計，如何融合。3.適配劃分前后的仿真內(nèi)容有何不同概念，仿真信號對象有何不同，讓學生有更深一步了解。熟悉了CPLD設計的調(diào)試過程中手段的多樣化。4.按適配劃分后管腳定位，同相關功能塊硬件電路接口連線。

五、實驗內(nèi)容及步驟：六、模塊說明:各種進制的計數(shù)及時鐘控制模塊（10進制、6進制、24進制）;掃描分時顯示、譯碼模塊;揚聲器編碼模塊;各模塊都用VHDL語言編寫。各功能模塊連接示意圖如圖所示。

六、模塊說明:

數(shù)字鐘各模塊連接示意圖

數(shù)字鐘各模塊連接示意圖七、實驗連線：輸入接口：1．代表清零、調(diào)時、調(diào)分信號RESET、SETHOUR、SETMIN的管腳分別連接按鍵開關。2．代表計數(shù)時鐘信號CLK和掃描時鐘信號CLKDSP的管腳分別同1HZ時鐘源和32HZ（或更高）時鐘源相連。輸出接口：1．代表掃描顯示的驅動信號管腳SEL2，SEL1，SEL0和A～G參照設計一中的連法。2．代表揚聲器驅動信號的管腳SPEAK同揚聲器驅動接口SPEAKER相連。七、實驗連線：EDA綜合課程設計（四）

——交通燈控制器設計

一、設計要求：1、主干道和支干道交替放行，主干道每次放行30秒，支干道每次放行20秒。2、每次綠燈變紅燈時，黃燈先亮5秒鐘，此時原紅燈不變。3、用十進制數(shù)字（遞減計數(shù)）顯示放行和等待時間。EDA綜合課程設計（四）

——交通燈控制EDA綜合課程設計(教學培訓課件）一、設計要求

設計一個共陰16X16點陣控制接口，要求：在時鐘信號的控制下，使點陣動態(tài)點亮，顯示一定的字符或圖案花樣，其中位選信號為16-4編碼器編碼輸出。EDA綜合課程設計（五）

——16X16點陣顯示綜合實驗

一、設計要求EDA綜合課程設計（五）

控制器的引腳功能圖如上圖所示，其中：DIN[3..0]為顯示花樣模式選擇，高電平有效；CLK為時鐘輸入端；DOTOUT[15..0]為行驅動信號輸出；SELOUT[3..0]為列選信號輸出，為16-4編碼信號。16X16點陣控制接口引腳功能

控制器的引腳功能圖如上圖所示，其中：DIN圖案1實現(xiàn)16X16點陣的16列同時從上往下依次點亮，全亮后16列又同時從下往上依次熄滅。圖案1實現(xiàn)16X16點陣的16列同時從上往下依次點亮，全亮后

列選信號：采用與7段數(shù)碼管的位選信號一樣的處理方法，即列掃描信號頻率大于24HZ。

行驅動信號：可以采用移位的方法，可先定義一個16位的信號，若最高位置為‘1’，我們采用右移的方法，使每一位都置‘1’，這就實現(xiàn)依次點亮；當?shù)?位也置‘1’后，給第0位置‘0’，再采用左移的方法將每一位又重新置‘0’，這樣就實現(xiàn)了反相依次熄滅，等第15位為‘0’時，又重新開始，以此循環(huán)。

對于其他的顯示花樣（比如文字顯示），請自行設計。列選信號：采用與7段數(shù)碼管的位選信號一樣的處理方三、實驗連線將CP端接時鐘輸出，并使輸入頻率約為1MHz，DIN[3..0]分別接4位撥碼開關，DOTOUT[15..0]分別接顯示模塊的L15~L0，SELOUT[3..0]分別接顯示模塊的SEL3~SEL0。

三、實驗連線1、系統(tǒng)設計要求

（1）要有2種花型變化。

（2）2種花型可以自動變換，循環(huán)往復。

（3）具有清零開關。

（4）控制器有四組輸出,每組至少能驅動四只LED。（2）設計用4只LED組成的彩燈圖案。圖案的狀態(tài)變換至少有2種，并且能自動切換。（3）彩燈圖案狀態(tài)變換的速度至少有快、慢兩種。EDA綜合課程設計（六）

——彩燈控制器

1、系統(tǒng)設計要求EDA綜合課程設計（六）

（

4）安裝并調(diào)試彩燈控制器3、具體操作我們可以使用循環(huán)結構可以讓一種花色亮一段時間，再進入另一種花色，而這中間的時間控制可以通過制作分頻器來控制。安有清零端，當按下按鈕，全滅。（難點：如何控制時間使其循環(huán)，一種花色亮了一段時間，在進入另一種花色，并且使其也亮相同的時間）。（4）安裝并調(diào)試彩燈控制器1、設計具體要求要求完成八路搶答器的設計，設計完成后芯片具有搶答器的全部功能，包括顯示和操作接口。搶答器要求有八路搶答輸入，搶答邏輯設計合理（具有搶答鎖定），搶答編號顯示，搶答成功指示，搶答完成后狀態(tài)復位。根據(jù)搶答要求，系統(tǒng)所需實現(xiàn)的功能如下：（1）主持人按鍵清零，數(shù)碼顯示0，蜂鳴器不叫，進入搶答狀態(tài)。（2）主持人發(fā)出開始命令，8人開始搶答。其中一人先按下?lián)尨疰I，蜂鳴器發(fā)出鳴叫，數(shù)碼顯示該人號碼，其他人再按鍵，系統(tǒng)不再響應，直至主持人按鍵清零，下一次搶答開始。EDA綜合課程設計（七）

——智力搶答器設計1、設計具體要求EDA綜合課程設計（七）

2、八路搶答器控的設計思路與功能搶答器同時供8名選手或8個代表隊比賽，分別用8個按鈕[a1]～[a8]。設置一個系統(tǒng)清除和搶答控制開關Reset，該開關由主持人控制。搶答器具有鎖存與顯示功能。即選手按動按鈕，鎖存相應的編號，揚聲器發(fā)出聲響提示，數(shù)碼顯示選手號碼。其他人再按鍵，系統(tǒng)進行了優(yōu)先鎖存，不再響應，優(yōu)先搶答選手的編號一直保持到主持人將系統(tǒng)清除為止，下一次搶答開始。3、具體操作可以用8個按鍵來操作，并且當開始的時候對其值進行控制。當為高電平的時候，使蜂鳴器響，這個時候進行按鍵操作，之后把哪個按鍵值送給數(shù)碼管，其實顯示。EDA綜合課程設計（七）

——智力搶答器設計2、八路搶答器控的設計思路與功能EDA綜合課程設計（七）

47硬件使用：1、撥碼開關2、7段數(shù)碼管若干3、LED（四個）4、主芯片EPF10K10LC84-447硬件使用：

本課題要設計的是簡易數(shù)字頻率計，使其頻率值以十進制的數(shù)在數(shù)碼管上顯示出來。從而可以直接的看出頻率值，相對比較直觀，而且誤差相對較?。ㄕ`差約為1％）。設計的數(shù)字頻率計的測量范圍是10HZ～9999HZ，顯示的數(shù)值是0010～9999。具體要求：①

測量信號范圍：方波：10～9999Hz；②

最大讀數(shù)：9999Hz，用四個數(shù)碼管顯示。③

用已知頻率的信號產(chǎn)生閘門信號。EDA綜合課程設計（八）

——簡易數(shù)字頻率計本課題要設計的是簡易數(shù)字頻率計，使其頻率值以十進制的數(shù)在數(shù)字頻率計組成框圖數(shù)字頻率計組成框圖EDA綜合課程設計2016.5EDA綜合課程設計EDA課程設計時間：2011~2012學年第二學期第16-17周。（1）上機時間及地點：（第14,15周）周一：3，4節(jié)；周二：1，2節(jié)；教7機房（2）硬件下載時間及地點：時間另行通知，地點：教二EDA實驗室（二樓西側）（3）驗收考核時間及地點：時間另行通知，設計成果驗證+回答問題。教二EDA實驗室EDA課程設計時間：一、EDA-V型實驗系統(tǒng)介紹1、系統(tǒng)整體結構圖2、將要用到的主要模塊8位七段數(shù)碼管顯示模塊；16×16點陣模塊；CPLD/FPGA適配器接口；12位按鍵輸入模塊；18位撥碼開關輸入模塊；蜂鳴器輸出模塊；可調(diào)數(shù)字信號源；8×2LED燈。一、EDA-V型實驗系統(tǒng)介紹1、系統(tǒng)整體結構圖實驗系統(tǒng)布局圖實驗系統(tǒng)布局圖返回返回8位七段數(shù)碼管顯示模塊：

數(shù)碼管為共陰數(shù)碼管。本模塊的輸入口共有11個，其中8個段信號輸入口，分別為A、B、C、D、E、F、G、DP；3個位信號輸入口，分別為SEL0、SEL1、SEL2。其中SEL0、SEL1、SEL2位于16×16點陣模塊區(qū)，它們經(jīng)3-8譯碼器后送給數(shù)碼管作位選信號，最左邊為第一位，對應關系如下表：接口序號數(shù)碼管狀態(tài)SEL2SEL1SEL0111第1位亮110第2位亮101第3位亮100第4位亮011第5位亮010第6位亮001第7位亮000第8位亮8位七段數(shù)碼管顯示模塊：數(shù)碼管為共陰數(shù)碼管。返回返回16×16點陣模塊；列選信號為SEL0～SEL3經(jīng)4-16線譯碼器后給出，最右邊為第一列；行選信號為L0～L15，最上方為第一行。SEL3SEL2SEL1SEL0點亮列號1111第1列1110第2列1101第3列1100第4列1011第5列1010第6列1001第7列1000第8列0111第9列0110第10列0101第11列0100第12列0011第13列0010第14列0001第15列0000第16列16×16點陣模塊；列選信號為SEL0～SEL3經(jīng)4-16線返回返回CPLD/FPGA適配器接口：下載該芯片時將芯片選擇開關撥向CPLD。18位撥碼開關輸入模塊：開關撥向下時為低電平，撥向上時為高電平。輸出口最左邊對應開關D17，最右邊對應開關D0。蜂鳴器輸出模塊；當輸入口BELL_IN輸入高電平時，蜂鳴器響。12位按鍵輸入模塊開關彈起時為高電平，按下時為低電平。輸出口最左邊對應開關K1。CPLD/FPGA適配器接口：18位撥碼開關輸入模塊：蜂鳴器EDA綜合課程設計(教學培訓課件）EDA綜合課程設計(教學培訓課件）返回返回可調(diào)數(shù)字信號源：時鐘信號源可產(chǎn)生從1.2Hz~20MHz之間的任意頻率。該電路采用全數(shù)字化設計，提供的最高方波頻率為20MHz，最低頻率為1.2Hz，并且頻率可以在這個范圍內(nèi)隨意組合變化。整個信號源共有6個輸出口（CLK0～CLK5），每個輸出口輸出的頻率各不相同，通過JP1～JP11這11組跳線來完成設置。具體設置方案見實驗指導書。返回可調(diào)數(shù)字信號源：返回二、總結報告與注意事項1、實驗注意事項嚴禁帶電插拔“JTAG”下載電纜！為了安全地使用下載電纜，防止損壞下載電纜中的器件和計算機主板的并口，應在計算機及實驗箱均斷電的情況下，插入或拔出下載電纜。插入下載電纜的步驟：確認完全斷電——下載電纜并口與計算機并口相連——下載電纜JTAG口與實驗箱的JTAG口相連——接通實驗箱電源——接通計算機電源；拔出下載電纜的步驟：關閉實驗箱電源——拔下JTAG電纜插頭——實驗箱內(nèi)部連線——接通實驗箱電源——進行功能驗證。二、總結報告與注意事項1、實驗注意事項測試完畢，先斷掉EDA實驗箱的電源，再把JTAG電纜的小插頭插入實驗箱的JTAG插座，然后接通實驗箱電源，準備下一次的設計下載。2、總結報告的書寫要求見教材P309。內(nèi)容：總結報告應至少包括以下內(nèi)容：封面；前言；目錄；任務書（合作人、分工方案）；正文；（設計要求、實驗目的、實驗方案、實驗原理、硬件要求、實驗步驟、源程序（*.vhd）和原理圖（*gdf）仿真調(diào)試和下載結果、硬件測試報告、數(shù)據(jù)處理及分析結果等等）。收獲和體會；對設計工作的總結與展望；參考文獻。測試完畢，先斷掉EDA實驗箱的電源，再把JTAG電纜的小插頭要求：1、內(nèi)容完整，主題突出，詳略得當，語言流暢；2、書寫格式規(guī)范，條理清晰，圖文結合，手寫本應字跡清楚、工整。3、必須獨立完成，不允許大段抄寫參考資料中的內(nèi)容，作同一設計的同學，報告不允許雷同。4、對程序文本的書寫和電路圖以及示意圖的作圖要規(guī)范、美觀。要求：一、設計任務設計一個具有同步時鐘使能、異步清零和同步預置數(shù)功能的六十進制加法計數(shù)器；2.設計一個共陰7段數(shù)碼管控制接口，要求：在時鐘信號的控制下，使用2位數(shù)碼管動態(tài)刷新顯示上述計數(shù)器的計數(shù)結果。

EDA綜合課程設計題目

—計數(shù)器及數(shù)碼顯示綜合設計(一)一、設計任務EDA綜合課程設計題目

—計數(shù)器及數(shù)碼顯示綜合設提示：在實驗儀器中，8位7段數(shù)碼顯示的驅動電路已經(jīng)做好，并且其位選信號為3-8譯碼器的輸出，所以我們在設計7段數(shù)碼管控制接口時，其位選信號輸出必須經(jīng)8-3編碼。提示：三、實驗連線計數(shù)器的輸入時鐘信號接時鐘電路的相應輸出（CLK0~CLK5），復位信號接撥碼開關或按鍵，輸出信號接七段顯示譯碼器的數(shù)據(jù)輸入端；將七段顯示譯碼器的clk端接時鐘輸出，并使輸入頻率約為5MHZ，led[6..0]分別接顯示模塊的a--g，SEL[2..0]分別接顯示模塊的SEL2~SEL0。

三、實驗連線sel2sel1sel0CP

計數(shù)器1

計數(shù)器2CP2

顯示譯碼器

依題意考慮CP和CP2關系。sel2sel1sel0CP計數(shù)器1計數(shù)器2CP

同時，還有一個問題不可忽視，就是位掃描信號的頻率至少需要多少以上，才能使顯示器不閃爍？簡單的說，只要第個掃描頻率超過人的眼睛視覺暫留頻率24HZ以上就可以達到點亮單個顯示，卻能享有6個同時顯示的視覺效果，而且顯示也不閃爍。同時，還有一個問題不可忽視，就是位掃描信號的頻率至一、設計要求：

秒表的邏輯結構主要由顯示譯碼器、分頻器、十進制計數(shù)器、六進制計數(shù)器和報警器組成。在整個秒表中最關鍵的是如何獲得一個精確的100Hz計時脈沖，除此之外，整個秒表還需有一個啟動信號和一個歸零信號，以便秒表能隨意停止及啟動。秒表共有6個輸出顯示，分別為百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6個計數(shù)器與之相對應，6個計數(shù)器的輸出全都為BCD碼輸出，這樣便于和顯示譯碼器的連接。當計時達60分鐘后，蜂鳴器報警。EDA綜合課程設計（二）

——數(shù)字秒表設計一、設計要求：EDA綜合課程設計（二）

二、模塊結構四個10進制計數(shù)器：用來分別對百分之一秒、十分之一秒、秒和分進行計數(shù)；兩個6進制計數(shù)器：用來分別對十秒和十分進行計數(shù)；分頻率器：用來產(chǎn)生100HZ計時脈沖；顯示譯碼器：完成對顯示的控制。

三、硬件要求：主芯片EPF10K10LC84-4。

6位八段掃描共陰級數(shù)碼顯示管。二個按鍵開關（歸零，啟動）。

二、模塊結構三、硬件要求：四、實驗內(nèi)容及步驟：1.根據(jù)電路持點，用層次設計概念將此設計任務分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口。讓幾個學生分做和調(diào)試其中之一，然后再將各模塊合起來聯(lián)試。以培養(yǎng)學生之間的合作精神，同時加深層次化設計概念。2.了解軟件的元件管理深層含義，以及模塊元件之間的連接概念，對于不同目錄下的同一設計，如何融合。3.適配劃分前后的仿真內(nèi)容有何不同概念，仿真信號對象有何不同，讓學生有更深一步了解。熟悉了CPLD設計的調(diào)試過程中手段的多樣化。4.按適配劃分后的管腳定位，同相關功能塊硬件電路接口連線。5

所有模塊全用VHDL語言描述。四、實驗內(nèi)容及步驟：數(shù)字秒表內(nèi)部結構圖

數(shù)字秒表內(nèi)部結構圖五、實驗連線：輸入接口：1．秒表的歸零，啟動信號RESET、START的管腳分別連接按鍵開關。2．

蜂鳴器鳴響信號SPEAKER接蜂鳴器的輸入。3．秒表計數(shù)時鐘信號CLK的管腳同2.5MHZ時鐘源相連。輸出接口：秒表掃描顯示的驅動信號管腳SEL2，SEL1，SEL0和A～G參照設計一中的連法。五、實驗連線：一、設計要求（數(shù)字鐘的功能）1．具有時，分，秒，計數(shù)顯示功能，以24小時循環(huán)計時。2．具有清零、調(diào)節(jié)小時、分鐘功能。3.具有整點報時功能。

EDA綜合課程設計（三）

——數(shù)字鐘設計一、設計要求（數(shù)字鐘的功能）EDA綜合課程設計（三）

二、實驗目的：1．掌握多位計數(shù)器相連的設計方法。2．掌握十進制、六進制、二十四進制計數(shù)器的設計方法。3．鞏固多位共陰極掃描顯示數(shù)碼管的驅動及編碼。4．掌握揚聲器的驅動。5．掌握EDA技術的層次化設計方法。

二、實驗目的：三、硬件要求：1．主芯片EPF10K10LC84-4。2．蜂鳴器。3．8位八段掃描共陰極數(shù)碼顯示管。4．三個按鍵開關（清零，調(diào)小時，調(diào)分鐘）。

三、硬件要求：四、設計原理：在同一芯片EPF10K10上集成了如下電路模塊：

1．時鐘計數(shù)：秒——60進制BCD碼計數(shù)； 分——60進制BCD碼計數(shù)； 時——24進制BCD碼計數(shù)；同時整個計數(shù)器有清零，調(diào)分，調(diào)時功能。在接近整數(shù)時間能提供報時信號。2．具有驅動8位八段共陰掃描數(shù)碼管的片選驅動信號輸出和八段字形譯碼輸出。3．蜂鳴器在整點時有報時驅動信號產(chǎn)生。四、設計原理：五、實驗內(nèi)容及步驟：1.根據(jù)電路持點，用層次設計概念將此設計任務分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口。培養(yǎng)學生之間的合作精神，同時加深層次化設計概念。2.了解軟件的元件管理深層含義及模塊元件之間的連接概念，對于不同目錄下的同一設計，如何融合。3.適配劃分前后的仿真內(nèi)容有何不同概念，仿真信號對象有何不同，讓學生有更深一步了解。熟悉了CPLD設計的調(diào)試過程中手段的多樣化。4.按適配劃分后管腳定位，同相關功能塊硬件電路接口連線。

五、實驗內(nèi)容及步驟：六、模塊說明:各種進制的計數(shù)及時鐘控制模塊（10進制、6進制、24進制）;掃描分時顯示、譯碼模塊;揚聲器編碼模塊;各模塊都用VHDL語言編寫。各功能模塊連接示意圖如圖所示。

六、模塊說明:

數(shù)字鐘各模塊連接示意圖

數(shù)字鐘各模塊連接示意圖七、實驗連線：輸入接口：1．代表清零、調(diào)時、調(diào)分信號RESET、SETHOUR、SETMIN的管腳分別連接按鍵開關。2．代表計數(shù)時鐘信號CLK和掃描時鐘信號CLKDSP的管腳分別同1HZ時鐘源和32HZ（或更高）時鐘源相連。輸出接口：1．代表掃描顯示的驅動信號管腳SEL2，SEL1，SEL0和A～G參照設計一中的連法。2．代表揚聲器驅動信號的管腳SPEAK同揚聲器驅動接口SPEAKER相連。七、實驗連線：EDA綜合課程設計（四）

——交通燈控制器設計

一、設計要求：1、主干道和支干道交替放行，主干道每次放行30秒，支干道每次放行20秒。2、每次綠燈變紅燈時，黃燈先亮5秒鐘，此時原紅燈不變。3、用十進制數(shù)字（遞減計數(shù)）顯示放行和等待時間。EDA綜合課程設計（四）

——交通燈控制EDA綜合課程設計(教學培訓課件）一、設計要求

設計一個共陰16X16點陣控制接口，要求：在時鐘信號的控制下，使點陣動態(tài)點亮，顯示一定的字符或圖案花樣，其中位選信號為16-4編碼器編碼輸出。EDA綜合課程設計（五）

——16X16點陣顯示綜合實驗

一、設計要求EDA綜合課程設計（五）

控制器的引腳功能圖如上圖所示，其中：DIN[3..0]為顯示花樣模式選擇，高電平有效；CLK為時鐘輸入端；DOTOUT[15..0]為行驅動信號輸出；SELOUT[3..0]為列選信號輸出，為16-4編碼信號。16X16點陣控制接口引腳功能

控制器的引腳功能圖如上圖所示，其中：DIN圖案1實現(xiàn)16X16點陣的16列同時從上往下依次點亮，全亮后16列又同時從下往上依次熄滅。圖案1實現(xiàn)16X16點陣的16列同時從上往下依次點亮，全亮后

列選信號：采用與7段數(shù)碼管的位選信號一樣的處理方法，即列掃描信號頻率大于24HZ。

行驅動信號：可以采用移位的方法，可先定義一個16位的信號，若最高位置為‘1’，我們采用右移的方法，使每一位都置‘1’，這就實現(xiàn)依次點亮；當?shù)?位也置‘1’后，給第0位置‘0’，再采用左移的方法將每一位又重新置‘0’，這樣就實現(xiàn)了反相依次熄滅，等第15位為‘0’時，又重新開始，以此循環(huán)。

對于其他的顯示花樣（比如文字顯示），請自行設計。列選信號：采用與7段數(shù)碼管的位選信號一樣的處理方三、實驗連線將CP端接時鐘輸出，并使輸入頻率約為1MHz，DIN