數(shù)電課件第四章組合邏輯電路

第四章組合邏輯電路4.1組合邏輯電路的分析4.2組合邏輯電路的設(shè)計4.3組合邏輯電路中的競爭冒險4.4若干典型的組合邏輯集成電路4.5組合可編程邏輯器件4.6用VerilogHDL描述組合邏輯電路第四章組合邏輯電路4.1組合邏輯電路的分析熟練掌握組合邏輯電路的分析方法和設(shè)計方法；掌握編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器的邏輯功能及其應(yīng)用；掌握加法器的功能及其應(yīng)用；學(xué)會閱讀MSI器件的功能表，并能根據(jù)設(shè)計要求完成電路的正確連接；正確理解可編程邏輯器件。教學(xué)基本要求熟練掌握組合邏輯電路的分析方法和設(shè)計方法；教學(xué)基本要求4.1組合邏輯電路的分析目的：確定已知電路的邏輯功能。步驟：由邏輯圖逐級寫出各輸出端的邏輯表達(dá)式化簡和變換各邏輯表達(dá)式列出真值表根據(jù)真值表歸納邏輯電路的功能4.1組合邏輯電路的分析目的：確定已知電路的邏輯功能。步驟例：分析如圖所示邏輯電路的功能。解：（1）寫輸出表達(dá)式

（2）列真值表（3）歸納邏輯功能三輸入變量有奇數(shù)個1時，輸出L=1，否則為0，即輸入三位二進(jìn)制碼含奇數(shù)個1時，輸出1為有效信號——稱奇校驗電路。例：分析如圖所示邏輯電路的功能。解：（1）寫輸出表達(dá)式（例：分析以下邏輯電路的功能。解：（1）寫輸出表達(dá)式

（2）列真值表（3）分析功能半加器：即A、B為加數(shù)，S是它們的和，C是向高位的進(jìn)位。一個邏輯函數(shù)其真值表（最小項表達(dá)式）是唯一的，而其邏輯功能實現(xiàn)電路不是唯一的。與非門構(gòu)成的半加器由異或門及與門（與非門）實現(xiàn)的半加器例：分析以下邏輯電路的功能。解：（1）寫輸出表達(dá)式 （2）例：分析以下邏輯電路的功能解：（1）寫輸出表達(dá)式：（2）列真值表（3）歸納功能電路具有全加功能，Ai、Bi為加數(shù)，Ci-1為低位向本位進(jìn)位數(shù)，Si為和，Ci為本位向高位的進(jìn)位。例：分析以下邏輯電路的功能解：（1）寫輸出表達(dá)式：（2）列4.2組合邏輯電路的設(shè)計目的：已知功能，求（設(shè)計）電路。目標(biāo)：電路簡單，所用器件的數(shù)目和種類應(yīng)盡量少（視具體情況而定）。步驟：根據(jù)功能要求設(shè)輸入、輸出變量，列真值表（邏輯抽象）根據(jù)真值表寫輸出表達(dá)式化簡邏輯函數(shù)（根據(jù)真值表填卡洛圖，化簡邏輯函數(shù)）根據(jù)簡化的邏輯表達(dá)式畫出電路圖4.2組合邏輯電路的設(shè)計目的：已知功能，求（設(shè)計）電路。例：某車間有3臺設(shè)備，如有1臺出現(xiàn)故障時黃燈亮，兩臺出現(xiàn)故障時紅燈亮，三臺都出現(xiàn)故障時紅黃燈都亮，設(shè)計一個顯示車間設(shè)備故障情況的電路，并用與非門加以實現(xiàn)。解：設(shè)3臺設(shè)備分別為A、B、C（輸入變量），有故障為1，無故障為0；黃、紅燈分別為X、Y（輸出變量），亮為1，不亮為0。列真值表：ABCXY0000000110010100110110010101011100111111化簡變換邏輯函數(shù)表達(dá)式例：某車間有3臺設(shè)備，如有1臺出現(xiàn)故障時黃燈亮，兩臺出現(xiàn)故障畫邏輯電路圖畫邏輯電路圖用其他門實現(xiàn)實際上就是一個全加器用其他門實現(xiàn)實際上就是一個全加器例：設(shè)計一個裁決電路，1名主裁，3名副裁，主裁通過記2票，副裁通過記1票，設(shè)計一個少數(shù)服從多數(shù)的裁決電路，用與非門實現(xiàn)。

解：（1）設(shè)輸入變量為A(主)、B、C、D(副)，輸出變量為L，通過為1，不通過為0。

列真值表：（2）填卡洛圖，化簡⑶畫邏輯圖

ABCDL00000000100010000110010000101001100011111000010011101011011111001110111110111111例：設(shè)計一個裁決電路，1名主裁，3名副裁，主裁通過記2票，副1.設(shè)計一個電話機(jī)報警信號控制電路。電路有I0（火警）、I1（盜警）和I2（日常業(yè)務(wù)）三種輸入信號，通過排隊電路分別從L0、L1、L2輸出，在同一時間只能有一個信號通過。如果同時有兩個以上信號出現(xiàn)時，應(yīng)首先接通火警信號，其次為盜警信號，最后是日常業(yè)務(wù)信號。試按照上述輕重緩急設(shè)計該信號控制電路。要求用集成門電路74LS00（每片含4個2輸入端與非門）實現(xiàn)。練習(xí)題2.設(shè)計一個判斷輸入4位二進(jìn)制數(shù)的數(shù)值范圍的電路，要求電路能夠判斷輸入數(shù)值的范圍（0～5；6～10；11～15）。1.設(shè)計一個電話機(jī)報警信號控制電路。電路有I0（火警）、4.3組合邏輯電路中的競爭冒險前面在分析和設(shè)計組合邏輯輯電路時，都沒有考慮門電路延遲時間對電路的影響。實際上，由于延遲時間的存在，當(dāng)一個輸入信號經(jīng)過多條路徑傳送后又重新會合到某個門上，由于不同路徑上門的級數(shù)不同，或者門電路延遲時間的差異，導(dǎo)致到達(dá)會合點的時間有先有后，從而產(chǎn)生瞬間的錯誤輸出。這一現(xiàn)象稱為競爭冒險。4.3.1.產(chǎn)生競爭冒險的原因不考慮門的延時：考慮延時：不考慮門的延時：考慮延時：“1”冒險“0”冒險4.3組合邏輯電路中的競爭冒險前面在分析和設(shè)計組合邏輯輯競爭由于邏輯門存在延時時間，信號經(jīng)由不同的路徑達(dá)到某一會合點的時間有先有后的現(xiàn)象。冒險由于競爭而引起電路輸出發(fā)生瞬間錯誤現(xiàn)象稱為冒險。冒險表現(xiàn)為輸出端出現(xiàn)了原設(shè)計中沒有的窄脈沖，常稱其為毛刺。“0冒險”和“1冒險”統(tǒng)稱冒險。

冒險現(xiàn)象的識別

可采用代數(shù)法來判斷一個組合電路是否存在冒險，方法為：寫出組合邏輯電路的邏輯表達(dá)式，當(dāng)某些邏輯變量取特定值（0或1）時，如果表達(dá)式能轉(zhuǎn)換為：

則存在“1”冒險則存在“0”冒險競爭由于邏輯門存在延時時間，信號經(jīng)由不同的路徑達(dá)到某一會合點若輸入變量A＝B＝l，則有

，因此，該電路存在0冒險。

例：判斷圖示電路是否存在冒險。

邏輯函數(shù)是否存在冒險。若輸入變量A＝B＝l，則有，因此，該電路存在0冒險。例：4.3.2競爭冒險的消除方法1.增加乘積項以避免互補(bǔ)項相加。在電路中，存在冒險現(xiàn)象。如在其邏輯表達(dá)式中增加乘積項AB，使其變?yōu)榫筒粫a(chǎn)生冒險。2.發(fā)現(xiàn)并消去互補(bǔ)相乘項。在邏輯式中存在冒險現(xiàn)象。如將其變換為則在原來產(chǎn)生冒險的條件A＝C＝0時，L=0，不會產(chǎn)生冒險。3．輸出并聯(lián)濾波電容由于競爭冒險產(chǎn)生的干擾脈沖的寬度一般都很窄，在可能產(chǎn)生冒險的門電路輸出端并接一個濾波電容（一般為4～20pF），利用電容兩端的電壓不能突變的特性，使輸出波形上升沿和下降沿都變的比較緩慢，從而起到消除冒險現(xiàn)象的作用。4.3.2競爭冒險的消除方法1.增加乘積項以避免互補(bǔ)項相4.4若干典型的組合邏輯集成電路4.4.1編碼器4.4.2譯碼器/數(shù)據(jù)分配器4.4.3數(shù)據(jù)選擇器4.4.4數(shù)值比較器4.4.5算術(shù)運(yùn)算電路4.4若干典型的組合邏輯集成電路4.4.1編碼器4.44.4.1編碼器1.編碼器(Encoder)的定義與分類編碼：賦予二進(jìn)制代碼特定含義的過程稱為編碼。如：8421BCD碼中，用1000表示數(shù)字8。ASCII碼中，用1000001表示字母A等。編碼器：具有編碼功能的邏輯電路。編碼器的邏輯功能：能將每一個編碼輸入信號變換為不同的二進(jìn)制的代碼輸出。如：BCD編碼器－將10個編碼輸入信號分別編成10個4位碼輸出。8線-3線編碼器－將8個輸入的信號分別編成8個3位二進(jìn)制數(shù)碼輸出。4.4.1編碼器1.編碼器(Encoder)的定義與分一般而言，N個不同的信號，至少需要n位二進(jìn)制數(shù)編碼。N和n之間滿足關(guān)系:2n≥N。編碼器分類：普通編碼器和優(yōu)先編碼器普通編碼器：任何時候只允許輸入一個有效編碼信號，否則輸出就會發(fā)生混亂。優(yōu)先編碼器：允許同時輸入兩個以上的有效編碼信號。當(dāng)同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級別，只對其中優(yōu)先權(quán)最高的一個進(jìn)行編碼。一般而言，N個不同的信號，至少需要n位二進(jìn)制數(shù)編碼。N和2.編碼器的工作原理（1）普通編碼器（4線－2線編碼器）輸入4個信號，要求有4個狀態(tài)，輸出取n位，使2n≥4，且n為最小正整數(shù)，n=2，2位二進(jìn)制（輸出）代碼。真值表輸入輸出I0I1I2I3Y1Y0100000010001001010000111邏輯表達(dá)式2.編碼器的工作原理（1）普通編碼器（4線－2線編碼器）輸邏輯電路圖分析①當(dāng)I0~I3中某一個為1時，輸出Y1Y0即為對應(yīng)的代碼；②當(dāng)輸入中有2個或2個以上的輸入同時為1或全部為0，輸出出現(xiàn)錯誤編碼。輸入輸出I0I1I2I3Y1Y0100000010001001010000111邏輯電路圖分析①當(dāng)I0~I3中某一個為1時，輸出Y1（2）優(yōu)先編碼器

定義：能夠識別請求信號的優(yōu)先級別并進(jìn)行編碼的邏輯部件。優(yōu)先編碼器舉例（4線－2線）真值表輸入輸出I0I1I2I3Y1Y0100000×10001××1010×××111分析對于I0，只有當(dāng)I1、I2、I3均為0，且I0為“1”時，輸出才為00；對于I3，無論其他3個入端輸入如何，只要I3輸入有效電平“1”，輸出即為11。I3

比I0優(yōu)先，且它們的優(yōu)先次序為：高I3、I2、I1、I0

低。（2）優(yōu)先編碼器定義：能夠識別請求信號的優(yōu)先級別并進(jìn)行編碼

邏輯表達(dá)式包含了無關(guān)項，故比前面的非優(yōu)先編碼器簡單。輸入輸出I0I1I2I3Y1Y0100000×10001××1010×××111當(dāng)I0=1，I1~I3均為0和I0~I3均為0時Y1Y0都是00，這兩種情況無法區(qū)分。問題邏輯表達(dá)式包含了無關(guān)項，故比前面的非優(yōu)先編碼器簡單。輸左邊十個按鍵代表輸入的十個十進(jìn)制數(shù)符號0～9，輸入低有效，即某一按鍵按下，對應(yīng)的輸入為0。輸出（A，B，C，D）對應(yīng)的4位8421碼。（3）鍵盤輸入8421BCD碼編碼器邏輯圖左邊十個按鍵代表輸入的十個十進(jìn)制數(shù)符號0～9，輸入低有效，即輸入輸出S9S8S7S6S5S4S3S2S1S0ABCDGS111111111100000111111111000001111111110100011111111101100101111111011100111111110111101001111101111101011111011111101101110111111101111101111111110001011111111110011真值表功能分析①輸入低電平有效；②輸入信號中有一個為有效電平時，GS=1，代表有信號輸入；只有S0~S9均為高電平時GS=0，代表無信號輸入，此時輸出0000為無效代碼，可區(qū)分兩種情況下輸出都是0的問題。缺點：同時按下兩個或更多鍵時，將造成輸出混亂。輸入輸出S9S8S7S6S5S4S3.集成電路編碼器（1）CD4532（8線－3線優(yōu)先編碼器）（TTL：74148）I0～I(xiàn)7：信號輸入端Y0～Y2：編碼輸出端EI：輸入使能端EO：輸出使能端GS：工作狀態(tài)標(biāo)志邏輯圖邏輯圖引腳圖3.集成電路編碼器（1）CD4532（8線－3線優(yōu)先編碼器真值表輸入輸出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEO0××××××××000001000000000000111×××××××11110101××××××110101001×××××1011010001××××10010100001×××011101000001××0101010000001×0011010000000100010真值表和功能表的區(qū)別與聯(lián)系？功能分析①EI:高有效；GS:高有效；EO:高有效，

用于級連以構(gòu)成多位編碼器。編碼器的優(yōu)先級別依次為：7，6，5，4，3，2，1，0，當(dāng)某一輸入端有高電平輸入，且比它優(yōu)先級別高的輸入端為低電平輸入時，輸出端才輸出與之相對應(yīng)的代碼。如：輸入端I5為高，而6、7端均為低時，才輸出101?？梢酝ㄟ^真值表推導(dǎo)出各輸出端的邏輯表達(dá)式（略）真值表輸入輸出EII7I6I5I4（2）CD4532的應(yīng)用用兩片CD4532組成十六位輸入的優(yōu)先編碼器。（1）當(dāng)EI1＝0時，片（1）禁止編碼，從而EO1＝0，所以片（0）也禁止編碼，整個電路的編碼輸出L3L2L1L0=0000是非編碼輸出；（2）CD4532的應(yīng)用用兩片CD4532組成十六位輸入（2）CD4532的應(yīng)用用兩片CD4532組成十六位輸入的優(yōu)先編碼器。（2）當(dāng)EI1＝1時，片（1）允許編碼，若A15～A8均無有效電平輸入，則EO1＝1，使EI0＝1，從而允許片（0）編碼；

L3L2L1L0=0000～0111（對應(yīng)A0～A7）（2）CD4532的應(yīng)用用兩片CD4532組成十六位輸入（2）CD4532的應(yīng)用用兩片CD4532組成十六位輸入的優(yōu)先編碼器。（3）當(dāng)EI1＝1且A15～A8中存在有效電平輸入時，EO1＝0，使EI0＝0，片（0）禁止編碼；L3L2L1L0=1000～1111（對應(yīng)A8～A15）結(jié)論：片（1）的優(yōu)先級高于片（0），且A15的優(yōu)先級最高。（2）CD4532的應(yīng)用用兩片CD4532組成十六位輸入4.4.2譯碼器/數(shù)據(jù)分配器1.譯碼器的定義及功能譯碼：譯碼是編碼的逆過程，它能將二進(jìn)制碼翻譯成代表某一特定含義的信號(即電路的某種狀態(tài))。譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。類型：①唯一地址譯碼器：將一系列的代碼轉(zhuǎn)換為與之一一對應(yīng)的有效信號。

②代碼變換器：將一種代碼轉(zhuǎn)換為另一種代碼。常見的唯一地址譯碼器二進(jìn)制譯碼器二－十進(jìn)制譯碼器顯示譯碼器4.4.2譯碼器/數(shù)據(jù)分配器1.譯碼器的定義及功能譯譯碼器的功能：將每個輸入的二進(jìn)制代碼譯成對應(yīng)的高、低電平信號。編碼器的邏輯功能表輸入輸出I0I1I2I3Y1Y0100000010001001010000111譯碼器的邏輯功能表輸入輸出ABY0Y1Y2Y3001000010100100010110001編碼器與譯碼器功能對比譯碼器的功能：將每個輸入的二進(jìn)制代碼譯成對應(yīng)的高、低電平信號2.2線－4線譯碼器邏輯分析真值表邏輯表達(dá)式功能分析①為使能端，低電平有效（0工作，1不工作）；②A1、A0為碼字(地址)輸入端，4組數(shù)據(jù)分別代表4個不同的碼字(地址)。③，4個輸出端，分別對應(yīng)4個碼字（地址），低電平有效。邏輯圖2.2線－4線譯碼器邏輯分析真值表邏輯表達(dá)式功能分析①

說明：①有n個輸入端，2n個輸出端和一個使能輸入端。

②在使能端為有效電平時，對應(yīng)每一組輸入代碼，只有其中一個輸出端為有效電平，其余輸出為無效電平。

3.集成電路譯碼器（1）二進(jìn)制譯碼器二進(jìn)制譯碼器的原理框圖說明：①有n個輸入端，2n個輸出端和一個使能輸入端。3.

74X139－雙2線－4線譯碼器（X：HC－COMS；LS－TTL）74x139邏輯符號框外部的作為符號，表示外部輸入或輸出信號名稱，字母上面的“－”號說明該輸入或輸出是低電平有效。符號框內(nèi)部的輸入、輸出變量表示其內(nèi)部的邏輯關(guān)系。在推導(dǎo)表達(dá)式的過程中，如果低有效的輸入或輸出變量上面的“－”號參與運(yùn)算，則在畫邏輯圖或驗證真值表時，注意將其還原為低有效符號。邏輯符號說明74X139－雙2線－4線譯碼器（X：HC－COMS；74HC138(74LS138)集成譯碼器邏輯符號引腳圖邏輯圖3個編碼輸入端3個控制端8個譯碼輸出端74HC138(74LS138)集成譯碼器邏輯符號引腳圖邏邏輯真值表邏輯表達(dá)式各表達(dá)式與最小項之間的對應(yīng)關(guān)系？3線–8線譯碼器的8個輸出是三變量函數(shù)的全部最小項。基于這一點用該器件能夠方便地實現(xiàn)三變量邏輯函數(shù)。邏輯真值表邏輯表達(dá)式各表達(dá)式與最小項之間的對應(yīng)關(guān)系？3線–8

集成電路譯碼器的應(yīng)用1）擴(kuò)展（利用譯碼器的使能端可以方便地擴(kuò)展譯碼器的容量

）例：用兩片74138擴(kuò)展為4線—16線譯碼器。當(dāng)E=1時，兩個譯碼器都禁止工作，輸出全1。當(dāng)E=0時，譯碼器工作。正常工作時：A3=0，高位片禁止，低位片工作，輸出Y0～Y7由輸入二進(jìn)制代碼A2AlA0決定；A3=1，低位片禁止，高位片工作，輸出Y8～Y15由輸入二進(jìn)制代碼A2AlA0決定如何用74138擴(kuò)展為5線—32線譯碼器？集成電路譯碼器的應(yīng)用1）擴(kuò)展（利用譯碼器的使能端可以方便地2）實現(xiàn)組合邏輯電路由于譯碼器的每個輸出端分別與一個最小項相對應(yīng)，而一個邏輯函數(shù)可以表示成最小項表達(dá)式，因此輔以適當(dāng)?shù)拈T電路，便可實現(xiàn)任何組合邏輯函數(shù)。

例：用一個3線－8線譯碼器實現(xiàn)邏輯函數(shù)解：將3個使能端按允許譯碼條件處理，將輸入變量X、Y、Z分別接到A2、A1、A0，對函數(shù)進(jìn)行變換可得：2）實現(xiàn)組合邏輯電路由于譯碼器的每個輸出端分別與一個最小項練習(xí)用一個3線－8線譯碼器實現(xiàn)全加器。問題若用3線－8線譯碼器實現(xiàn)一個變量超過3個的邏輯函數(shù)，應(yīng)如何實現(xiàn)？練習(xí)用一個3線－8線譯碼器實現(xiàn)全加器。問題若用3線－8線譯碼3）構(gòu)成數(shù)據(jù)分配器數(shù)據(jù)分配器：將一路輸入數(shù)據(jù)根據(jù)地址選擇碼分配給多路數(shù)據(jù)輸出中的某一路輸出。其作用與圖示的單刀多擲開關(guān)相似。3）構(gòu)成數(shù)據(jù)分配器數(shù)據(jù)分配器：將一路輸入數(shù)據(jù)根據(jù)地址選擇碼利用3線－8線譯碼器實現(xiàn)的數(shù)據(jù)分配器。邏輯表達(dá)式(EN=1)…如：當(dāng)?shù)刂份斎階2A1A0＝010時，對應(yīng)的輸入數(shù)據(jù)從Y2端輸出。能否利用譯碼器實現(xiàn)數(shù)據(jù)的串—并轉(zhuǎn)換，如能實現(xiàn)，如何實現(xiàn)？問題利用3線－8線譯碼器實現(xiàn)的數(shù)據(jù)分配器。邏輯表達(dá)式(EN=1)74HC138作數(shù)據(jù)分配器的真值表：（E1=0，E3=1，E2=D）要求輸入數(shù)據(jù)D以取反的形式在輸出端輸出，應(yīng)如何處理？問題74HC138作數(shù)據(jù)分配器的真值表：（E1=0，E3=1，E（2）二—十進(jìn)制譯碼器74HC42真值表（其他六組偽碼輸入1010~1111各輸出都為1）利用譯碼器如何構(gòu)成順序脈沖發(fā)生器（P149）（2）二—十進(jìn)制譯碼器74HC42真值表（其他六組偽碼輸入1（3）七段顯示譯碼器數(shù)字顯示電路組成方框圖最常用的顯示器：半導(dǎo)體發(fā)光二極管和液晶顯示器。

數(shù)碼管顯示數(shù)碼管將十進(jìn)制數(shù)碼分為七段，每段為一個發(fā)光二極管，選擇不同字段發(fā)光，顯示不同字形。（3）七段顯示譯碼器數(shù)字顯示電路組成方框圖最常用的顯示器：半集成CMOS七段顯示譯碼器74HC4511功能表邏輯符號集成CMOS七段顯示譯碼器74HC4511功能表邏輯符號功能表（續(xù)）功能表（續(xù)）應(yīng)用舉例用74HC4511和必要的門電路構(gòu)成24小時及分鐘的譯碼電路，并將小時高位的零熄滅。

應(yīng)用舉例用74HC4511和必要的門電路構(gòu)成24小時及分鐘的4.4.3數(shù)據(jù)選擇器1.數(shù)據(jù)選擇器的定義與功能（1）定義數(shù)據(jù)選擇：根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。能夠?qū)崿F(xiàn)數(shù)據(jù)選擇功能的邏輯部件稱數(shù)據(jù)選擇器。它的作用與圖示的單刀多擲開關(guān)相似。4.4.3數(shù)據(jù)選擇器1.數(shù)據(jù)選擇器的定義與功能（1）定義常用的數(shù)據(jù)選擇器有4選1、8選1、16選1等多種類型。下面以4選1為例介紹數(shù)據(jù)選擇器的基本功能、工作原理及設(shè)計方法。（2）4選1數(shù)據(jù)選擇器1）邏輯電路圖2）邏輯表達(dá)式常用的數(shù)據(jù)選擇器有4選1、8選1、16選1等多種類型。下面以3）真值表4）功能分析①E為使能端，低電平有效；E=1時，所有與門被封鎖，Y=0；②I0~I3為4個數(shù)據(jù)源輸入端，Y為輸出端；③S1、S0產(chǎn)生4個地址信號，分別控制4個與門的開閉，S1、S0的一種取值，使一個與門打開，使對應(yīng)的一路數(shù)據(jù)通過，送達(dá)Y端。3）真值表4）功能分析①E為使能端，低電平有效；E=2．集成電路數(shù)據(jù)選擇器（1）74HC151（集成8選1數(shù)據(jù)選擇器）1個使能輸入端8路數(shù)據(jù)輸入端3個地址輸入端2個互補(bǔ)輸出端2．集成電路數(shù)據(jù)選擇器（1）74HC151（集成8選1數(shù)據(jù)真值表邏輯表達(dá)式mi為S2S1S0的最小項。如S2S1S0=010，且使能有效，根據(jù)最小項的性質(zhì)，只有m2為1，其余最小項為0，故得Y=D2，即只有D2傳送到輸出端。真值表邏輯表達(dá)式mi為S2S1S0的最小項。如S2S1S0=（2）數(shù)據(jù)選擇器的應(yīng)用1）擴(kuò)展位的擴(kuò)展一位8選1數(shù)據(jù)選擇器擴(kuò)展成兩位8選1數(shù)據(jù)選擇器（2）數(shù)據(jù)選擇器的應(yīng)用1）擴(kuò)展位的擴(kuò)展一位8選1數(shù)據(jù)選擇器擴(kuò)字的擴(kuò)展8選1的數(shù)據(jù)選擇器擴(kuò)展成16選1的數(shù)據(jù)選擇器字的擴(kuò)展8選1的數(shù)據(jù)選擇器擴(kuò)展成16選1的數(shù)據(jù)選擇器2）邏輯函數(shù)產(chǎn)生器當(dāng)邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入變量個數(shù)相同時，可直接用數(shù)據(jù)選擇器來實現(xiàn)邏輯函數(shù)。當(dāng)Di＝1時，mi對應(yīng)最小項出現(xiàn)在表達(dá)式中；當(dāng)Di＝0時，則不出現(xiàn)。因此，控制Di就可以得到不同的邏輯函數(shù)。方法：①將函數(shù)變換成最小項表達(dá)式；②根據(jù)最小項表達(dá)式確定各數(shù)據(jù)輸入端的二元常量；③將S2S1S0作為輸入變量，D0~D7作控制信號，控制各最小項在輸出函數(shù)中是否出現(xiàn)。同時使能端有效。當(dāng)E=0時，Y是S2S1S0和輸入D0~D7的與或函數(shù)。2）邏輯函數(shù)產(chǎn)生器當(dāng)邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入

例:用74LS151產(chǎn)生邏輯函數(shù)解：寫最小項表達(dá)式例:用74LS151產(chǎn)生邏輯函數(shù)解：寫最小項表達(dá)式例：用74HC151產(chǎn)生解：列真值表XYZL

00000011010101101001101011001111問題如何用8選1數(shù)據(jù)選擇器實現(xiàn)一個邏輯變量超過3個的邏輯函數(shù)？一個有多個輸出的邏輯問題，如何用數(shù)據(jù)選擇器實現(xiàn)，如全加器？例：用74HC151產(chǎn)生解：列真值表XYZL0000003）實現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換例：74LS151實現(xiàn)8位并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換Q2Q1Q0：000→001→010→011→100→101→110→111L：0→1→0→0→1→1→0→13）實現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換例：74LS151實現(xiàn)8位4.4.4數(shù)值比較器1．?dāng)?shù)值比較器的定義及功能

（1）定義數(shù)值比較——對兩個位數(shù)相同的二進(jìn)制整數(shù)進(jìn)行數(shù)值比較并判定其大小關(guān)系。（2）1位數(shù)值比較器1位數(shù)值比較器的功能是比較兩個1位二進(jìn)制數(shù)A和B的大小，比較結(jié)果有三種情況，即：A＞B、A＜B、A＝B。4.4.4數(shù)值比較器1．?dāng)?shù)值比較器的定義及功能（1）真值表輸入輸出ABFA>BFA<BFA=B00001010101010011001邏輯表達(dá)式邏輯電路分析功能①A、B為兩被比較數(shù)；②FA>B、FA<B、FA=B分別為三種情況下的比較結(jié)果，輸出高為真。真值表輸入輸出ABFA>BFA<BFA=B0000（3）兩位數(shù)值比較器（比較A：A1A0和B：B1B0）真值表輸入輸出A1B1A0B0FA>BFA<BFA=BA1>B1×100A1<B1×010A1=B1A0>B0100A1=B1A0<B0010A1=B1A0=B0000邏輯表達(dá)式FA>B＝(A1>B1)+(A1=B1)(A0>B0)FA<B＝(A1<B1)+(A1=B1)(A0<B0)FA=B＝(A1=B1)(A0=B0)（3）兩位數(shù)值比較器（比較A：A1A0和B：B1B0）真值邏輯電路FA>B＝(A1>B1)+(A1=B1)(A0>B0)FA<B＝(A1<B1)+(A1=B1)(A0<B0)FA=B＝(A1=B1)(A0=B0)邏輯電路FA>B＝(A1>B1)+(A1=B12．集成數(shù)值比較器及其應(yīng)用（1）集成數(shù)值比較器74HC8574HC85是典型的集成4位二進(jìn)制數(shù)比較器。其比較原理于兩位比較器相同。低位比較結(jié)果輸入比較變量（A3A2A1A0和B3B2B1B0）2．集成數(shù)值比較器及其應(yīng)用（1）集成數(shù)值比較器74HC85（2）集成數(shù)值比較器的應(yīng)用1）單片應(yīng)用一片74HC85可以對兩個4位二進(jìn)制數(shù)進(jìn)行比較，此時級聯(lián)輸入端IA＞B

、IA＜B

、IA＝B應(yīng)分別接0、0、1。當(dāng)參與比較的二進(jìn)制數(shù)少于4位時，高位多余輸入端可同時接0或1。（2）集成數(shù)值比較器的應(yīng)用1）單片應(yīng)用一片74HC85可以對2）數(shù)值比較器的位數(shù)擴(kuò)展①串聯(lián)擴(kuò)展方式

采用串聯(lián)方式組成的8位數(shù)值比較器級聯(lián)方式中比較結(jié)果是逐級進(jìn)位的，工作速度較慢。級聯(lián)芯片數(shù)越多，傳遞時間越長，工作速度越慢。2）數(shù)值比較器的位數(shù)擴(kuò)展①串聯(lián)擴(kuò)展方式采用串聯(lián)方式組成的②并聯(lián)擴(kuò)展方式采用并聯(lián)方式組成的16位數(shù)值比較器②并聯(lián)擴(kuò)展方式采用并聯(lián)方式組成的16位數(shù)值比較器4.4.5算術(shù)運(yùn)算電路1.半加器和全加器（1）半加器：只能進(jìn)行本位加數(shù)、被加數(shù)的加法運(yùn)算而不考慮低位進(jìn)位。輸入輸出被加數(shù)A

加數(shù)B和數(shù)S

進(jìn)位數(shù)C0001101100101001真值表邏輯表達(dá)式邏輯圖

4.4.5算術(shù)運(yùn)算電路1.半加器和全加器（1）半加器：如果想用與非門組成半加器，則將上式用代數(shù)法變換成與非形式。如果想用與非門組成半加器，則將上式用代數(shù)法變換成與非形式。

（2）全加器：能同時進(jìn)行本位數(shù)和相鄰低位的進(jìn)位信號的加法運(yùn)算。輸入輸出Ai

Bi

Ci-1Si

Ci

0000010100111001011101110010100110010111真值表邏輯表達(dá)式（2）全加器：能同時進(jìn)行本位數(shù)和相鄰低位的進(jìn)位信號的加法運(yùn)算邏輯圖邏輯圖2.多位數(shù)加法器由全加器構(gòu)成的4位串行進(jìn)位加法器缺點速度受到進(jìn)位信號的限制，運(yùn)算速度較慢！改進(jìn)采用超前進(jìn)位加法器。（自學(xué)）3.減法運(yùn)算（自學(xué)）2.多位數(shù)加法器由全加器構(gòu)成的4位串行進(jìn)位加法器缺點速度受4.5組合可編程邏輯器件4.6用VerilogHDL描述組合邏輯電路4.5組合可編程邏輯器件第四章組合邏輯電路4.1組合邏輯電路的分析4.2組合邏輯電路的設(shè)計4.3組合邏輯電路中的競爭冒險4.4若干典型的組合邏輯集成電路4.5組合可編程邏輯器件4.6用VerilogHDL描述組合邏輯電路第四章組合邏輯電路4.1組合邏輯電路的分析熟練掌握組合邏輯電路的分析方法和設(shè)計方法；掌握編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器的邏輯功能及其應(yīng)用；掌握加法器的功能及其應(yīng)用；學(xué)會閱讀MSI器件的功能表，并能根據(jù)設(shè)計要求完成電路的正確連接；正確理解可編程邏輯器件。教學(xué)基本要求熟練掌握組合邏輯電路的分析方法和設(shè)計方法；教學(xué)基本要求4.1組合邏輯電路的分析目的：確定已知電路的邏輯功能。步驟：由邏輯圖逐級寫出各輸出端的邏輯表達(dá)式化簡和變換各邏輯表達(dá)式列出真值表根據(jù)真值表歸納邏輯電路的功能4.1組合邏輯電路的分析目的：確定已知電路的邏輯功能。步驟例：分析如圖所示邏輯電路的功能。解：（1）寫輸出表達(dá)式

（2）列真值表（3）歸納邏輯功能三輸入變量有奇數(shù)個1時，輸出L=1，否則為0，即輸入三位二進(jìn)制碼含奇數(shù)個1時，輸出1為有效信號——稱奇校驗電路。例：分析如圖所示邏輯電路的功能。解：（1）寫輸出表達(dá)式（例：分析以下邏輯電路的功能。解：（1）寫輸出表達(dá)式

（2）列真值表（3）分析功能半加器：即A、B為加數(shù)，S是它們的和，C是向高位的進(jìn)位。一個邏輯函數(shù)其真值表（最小項表達(dá)式）是唯一的，而其邏輯功能實現(xiàn)電路不是唯一的。與非門構(gòu)成的半加器由異或門及與門（與非門）實現(xiàn)的半加器例：分析以下邏輯電路的功能。解：（1）寫輸出表達(dá)式 （2）例：分析以下邏輯電路的功能解：（1）寫輸出表達(dá)式：（2）列真值表（3）歸納功能電路具有全加功能，Ai、Bi為加數(shù)，Ci-1為低位向本位進(jìn)位數(shù)，Si為和，Ci為本位向高位的進(jìn)位。例：分析以下邏輯電路的功能解：（1）寫輸出表達(dá)式：（2）列4.2組合邏輯電路的設(shè)計目的：已知功能，求（設(shè)計）電路。目標(biāo)：電路簡單，所用器件的數(shù)目和種類應(yīng)盡量少（視具體情況而定）。步驟：根據(jù)功能要求設(shè)輸入、輸出變量，列真值表（邏輯抽象）根據(jù)真值表寫輸出表達(dá)式化簡邏輯函數(shù)（根據(jù)真值表填卡洛圖，化簡邏輯函數(shù)）根據(jù)簡化的邏輯表達(dá)式畫出電路圖4.2組合邏輯電路的設(shè)計目的：已知功能，求（設(shè)計）電路。例：某車間有3臺設(shè)備，如有1臺出現(xiàn)故障時黃燈亮，兩臺出現(xiàn)故障時紅燈亮，三臺都出現(xiàn)故障時紅黃燈都亮，設(shè)計一個顯示車間設(shè)備故障情況的電路，并用與非門加以實現(xiàn)。解：設(shè)3臺設(shè)備分別為A、B、C（輸入變量），有故障為1，無故障為0；黃、紅燈分別為X、Y（輸出變量），亮為1，不亮為0。列真值表：ABCXY0000000110010100110110010101011100111111化簡變換邏輯函數(shù)表達(dá)式例：某車間有3臺設(shè)備，如有1臺出現(xiàn)故障時黃燈亮，兩臺出現(xiàn)故障畫邏輯電路圖畫邏輯電路圖用其他門實現(xiàn)實際上就是一個全加器用其他門實現(xiàn)實際上就是一個全加器例：設(shè)計一個裁決電路，1名主裁，3名副裁，主裁通過記2票，副裁通過記1票，設(shè)計一個少數(shù)服從多數(shù)的裁決電路，用與非門實現(xiàn)。

解：（1）設(shè)輸入變量為A(主)、B、C、D(副)，輸出變量為L，通過為1，不通過為0。

列真值表：（2）填卡洛圖，化簡⑶畫邏輯圖

ABCDL00000000100010000110010000101001100011111000010011101011011111001110111110111111例：設(shè)計一個裁決電路，1名主裁，3名副裁，主裁通過記2票，副1.設(shè)計一個電話機(jī)報警信號控制電路。電路有I0（火警）、I1（盜警）和I2（日常業(yè)務(wù)）三種輸入信號，通過排隊電路分別從L0、L1、L2輸出，在同一時間只能有一個信號通過。如果同時有兩個以上信號出現(xiàn)時，應(yīng)首先接通火警信號，其次為盜警信號，最后是日常業(yè)務(wù)信號。試按照上述輕重緩急設(shè)計該信號控制電路。要求用集成門電路74LS00（每片含4個2輸入端與非門）實現(xiàn)。練習(xí)題2.設(shè)計一個判斷輸入4位二進(jìn)制數(shù)的數(shù)值范圍的電路，要求電路能夠判斷輸入數(shù)值的范圍（0～5；6～10；11～15）。1.設(shè)計一個電話機(jī)報警信號控制電路。電路有I0（火警）、4.3組合邏輯電路中的競爭冒險前面在分析和設(shè)計組合邏輯輯電路時，都沒有考慮門電路延遲時間對電路的影響。實際上，由于延遲時間的存在，當(dāng)一個輸入信號經(jīng)過多條路徑傳送后又重新會合到某個門上，由于不同路徑上門的級數(shù)不同，或者門電路延遲時間的差異，導(dǎo)致到達(dá)會合點的時間有先有后，從而產(chǎn)生瞬間的錯誤輸出。這一現(xiàn)象稱為競爭冒險。4.3.1.產(chǎn)生競爭冒險的原因不考慮門的延時：考慮延時：不考慮門的延時：考慮延時：“1”冒險“0”冒險4.3組合邏輯電路中的競爭冒險前面在分析和設(shè)計組合邏輯輯競爭由于邏輯門存在延時時間，信號經(jīng)由不同的路徑達(dá)到某一會合點的時間有先有后的現(xiàn)象。冒險由于競爭而引起電路輸出發(fā)生瞬間錯誤現(xiàn)象稱為冒險。冒險表現(xiàn)為輸出端出現(xiàn)了原設(shè)計中沒有的窄脈沖，常稱其為毛刺。“0冒險”和“1冒險”統(tǒng)稱冒險。

冒險現(xiàn)象的識別

可采用代數(shù)法來判斷一個組合電路是否存在冒險，方法為：寫出組合邏輯電路的邏輯表達(dá)式，當(dāng)某些邏輯變量取特定值（0或1）時，如果表達(dá)式能轉(zhuǎn)換為：

則存在“1”冒險則存在“0”冒險競爭由于邏輯門存在延時時間，信號經(jīng)由不同的路徑達(dá)到某一會合點若輸入變量A＝B＝l，則有

，因此，該電路存在0冒險。

例：判斷圖示電路是否存在冒險。

邏輯函數(shù)是否存在冒險。若輸入變量A＝B＝l，則有，因此，該電路存在0冒險。例：4.3.2競爭冒險的消除方法1.增加乘積項以避免互補(bǔ)項相加。在電路中，存在冒險現(xiàn)象。如在其邏輯表達(dá)式中增加乘積項AB，使其變?yōu)榫筒粫a(chǎn)生冒險。2.發(fā)現(xiàn)并消去互補(bǔ)相乘項。在邏輯式中存在冒險現(xiàn)象。如將其變換為則在原來產(chǎn)生冒險的條件A＝C＝0時，L=0，不會產(chǎn)生冒險。3．輸出并聯(lián)濾波電容由于競爭冒險產(chǎn)生的干擾脈沖的寬度一般都很窄，在可能產(chǎn)生冒險的門電路輸出端并接一個濾波電容（一般為4～20pF），利用電容兩端的電壓不能突變的特性，使輸出波形上升沿和下降沿都變的比較緩慢，從而起到消除冒險現(xiàn)象的作用。4.3.2競爭冒險的消除方法1.增加乘積項以避免互補(bǔ)項相4.4若干典型的組合邏輯集成電路4.4.1編碼器4.4.2譯碼器/數(shù)據(jù)分配器4.4.3數(shù)據(jù)選擇器4.4.4數(shù)值比較器4.4.5算術(shù)運(yùn)算電路4.4若干典型的組合邏輯集成電路4.4.1編碼器4.44.4.1編碼器1.編碼器(Encoder)的定義與分類編碼：賦予二進(jìn)制代碼特定含義的過程稱為編碼。如：8421BCD碼中，用1000表示數(shù)字8。ASCII碼中，用1000001表示字母A等。編碼器：具有編碼功能的邏輯電路。編碼器的邏輯功能：能將每一個編碼輸入信號變換為不同的二進(jìn)制的代碼輸出。如：BCD編碼器－將10個編碼輸入信號分別編成10個4位碼輸出。8線-3線編碼器－將8個輸入的信號分別編成8個3位二進(jìn)制數(shù)碼輸出。4.4.1編碼器1.編碼器(Encoder)的定義與分一般而言，N個不同的信號，至少需要n位二進(jìn)制數(shù)編碼。N和n之間滿足關(guān)系:2n≥N。編碼器分類：普通編碼器和優(yōu)先編碼器普通編碼器：任何時候只允許輸入一個有效編碼信號，否則輸出就會發(fā)生混亂。優(yōu)先編碼器：允許同時輸入兩個以上的有效編碼信號。當(dāng)同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級別，只對其中優(yōu)先權(quán)最高的一個進(jìn)行編碼。一般而言，N個不同的信號，至少需要n位二進(jìn)制數(shù)編碼。N和2.編碼器的工作原理（1）普通編碼器（4線－2線編碼器）輸入4個信號，要求有4個狀態(tài)，輸出取n位，使2n≥4，且n為最小正整數(shù)，n=2，2位二進(jìn)制（輸出）代碼。真值表輸入輸出I0I1I2I3Y1Y0100000010001001010000111邏輯表達(dá)式2.編碼器的工作原理（1）普通編碼器（4線－2線編碼器）輸邏輯電路圖分析①當(dāng)I0~I3中某一個為1時，輸出Y1Y0即為對應(yīng)的代碼；②當(dāng)輸入中有2個或2個以上的輸入同時為1或全部為0，輸出出現(xiàn)錯誤編碼。輸入輸出I0I1I2I3Y1Y0100000010001001010000111邏輯電路圖分析①當(dāng)I0~I3中某一個為1時，輸出Y1（2）優(yōu)先編碼器

定義：能夠識別請求信號的優(yōu)先級別并進(jìn)行編碼的邏輯部件。優(yōu)先編碼器舉例（4線－2線）真值表輸入輸出I0I1I2I3Y1Y0100000×10001××1010×××111分析對于I0，只有當(dāng)I1、I2、I3均為0，且I0為“1”時，輸出才為00；對于I3，無論其他3個入端輸入如何，只要I3輸入有效電平“1”，輸出即為11。I3

比I0優(yōu)先，且它們的優(yōu)先次序為：高I3、I2、I1、I0

低。（2）優(yōu)先編碼器定義：能夠識別請求信號的優(yōu)先級別并進(jìn)行編碼

邏輯表達(dá)式包含了無關(guān)項，故比前面的非優(yōu)先編碼器簡單。輸入輸出I0I1I2I3Y1Y0100000×10001××1010×××111當(dāng)I0=1，I1~I3均為0和I0~I3均為0時Y1Y0都是00，這兩種情況無法區(qū)分。問題邏輯表達(dá)式包含了無關(guān)項，故比前面的非優(yōu)先編碼器簡單。輸左邊十個按鍵代表輸入的十個十進(jìn)制數(shù)符號0～9，輸入低有效，即某一按鍵按下，對應(yīng)的輸入為0。輸出（A，B，C，D）對應(yīng)的4位8421碼。（3）鍵盤輸入8421BCD碼編碼器邏輯圖左邊十個按鍵代表輸入的十個十進(jìn)制數(shù)符號0～9，輸入低有效，即輸入輸出S9S8S7S6S5S4S3S2S1S0ABCDGS111111111100000111111111000001111111110100011111111101100101111111011100111111110111101001111101111101011111011111101101110111111101111101111111110001011111111110011真值表功能分析①輸入低電平有效；②輸入信號中有一個為有效電平時，GS=1，代表有信號輸入；只有S0~S9均為高電平時GS=0，代表無信號輸入，此時輸出0000為無效代碼，可區(qū)分兩種情況下輸出都是0的問題。缺點：同時按下兩個或更多鍵時，將造成輸出混亂。輸入輸出S9S8S7S6S5S4S3.集成電路編碼器（1）CD4532（8線－3線優(yōu)先編碼器）（TTL：74148）I0～I(xiàn)7：信號輸入端Y0～Y2：編碼輸出端EI：輸入使能端EO：輸出使能端GS：工作狀態(tài)標(biāo)志邏輯圖邏輯圖引腳圖3.集成電路編碼器（1）CD4532（8線－3線優(yōu)先編碼器真值表輸入輸出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEO0××××××××000001000000000000111×××××××11110101××××××110101001×××××1011010001××××10010100001×××011101000001××0101010000001×0011010000000100010真值表和功能表的區(qū)別與聯(lián)系？功能分析①EI:高有效；GS:高有效；EO:高有效，

用于級連以構(gòu)成多位編碼器。編碼器的優(yōu)先級別依次為：7，6，5，4，3，2，1，0，當(dāng)某一輸入端有高電平輸入，且比它優(yōu)先級別高的輸入端為低電平輸入時，輸出端才輸出與之相對應(yīng)的代碼。如：輸入端I5為高，而6、7端均為低時，才輸出101?？梢酝ㄟ^真值表推導(dǎo)出各輸出端的邏輯表達(dá)式（略）真值表輸入輸出EII7I6I5I4（2）CD4532的應(yīng)用用兩片CD4532組成十六位輸入的優(yōu)先編碼器。（1）當(dāng)EI1＝0時，片（1）禁止編碼，從而EO1＝0，所以片（0）也禁止編碼，整個電路的編碼輸出L3L2L1L0=0000是非編碼輸出；（2）CD4532的應(yīng)用用兩片CD4532組成十六位輸入（2）CD4532的應(yīng)用用兩片CD4532組成十六位輸入的優(yōu)先編碼器。（2）當(dāng)EI1＝1時，片（1）允許編碼，若A15～A8均無有效電平輸入，則EO1＝1，使EI0＝1，從而允許片（0）編碼；

L3L2L1L0=0000～0111（對應(yīng)A0～A7）（2）CD4532的應(yīng)用用兩片CD4532組成十六位輸入（2）CD4532的應(yīng)用用兩片CD4532組成十六位輸入的優(yōu)先編碼器。（3）當(dāng)EI1＝1且A15～A8中存在有效電平輸入時，EO1＝0，使EI0＝0，片（0）禁止編碼；L3L2L1L0=1000～1111（對應(yīng)A8～A15）結(jié)論：片（1）的優(yōu)先級高于片（0），且A15的優(yōu)先級最高。（2）CD4532的應(yīng)用用兩片CD4532組成十六位輸入4.4.2譯碼器/數(shù)據(jù)分配器1.譯碼器的定義及功能譯碼：譯碼是編碼的逆過程，它能將二進(jìn)制碼翻譯成代表某一特定含義的信號(即電路的某種狀態(tài))。譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。類型：①唯一地址譯碼器：將一系列的代碼轉(zhuǎn)換為與之一一對應(yīng)的有效信號。

②代碼變換器：將一種代碼轉(zhuǎn)換為另一種代碼。常見的唯一地址譯碼器二進(jìn)制譯碼器二－十進(jìn)制譯碼器顯示譯碼器4.4.2譯碼器/數(shù)據(jù)分配器1.譯碼器的定義及功能譯譯碼器的功能：將每個輸入的二進(jìn)制代碼譯成對應(yīng)的高、低電平信號。編碼器的邏輯功能表輸入輸出I0I1I2I3Y1Y0100000010001001010000111譯碼器的邏輯功能表輸入輸出ABY0Y1Y2Y3001000010100100010110001編碼器與譯碼器功能對比譯碼器的功能：將每個輸入的二進(jìn)制代碼譯成對應(yīng)的高、低電平信號2.2線－4線譯碼器邏輯分析真值表邏輯表達(dá)式功能分析①為使能端，低電平有效（0工作，1不工作）；②A1、A0為碼字(地址)輸入端，4組數(shù)據(jù)分別代表4個不同的碼字(地址)。③，4個輸出端，分別對應(yīng)4個碼字（地址），低電平有效。邏輯圖2.2線－4線譯碼器邏輯分析真值表邏輯表達(dá)式功能分析①

說明：①有n個輸入端，2n個輸出端和一個使能輸入端。

②在使能端為有效電平時，對應(yīng)每一組輸入代碼，只有其中一個輸出端為有效電平，其余輸出為無效電平。

3.集成電路譯碼器（1）二進(jìn)制譯碼器二進(jìn)制譯碼器的原理框圖說明：①有n個輸入端，2n個輸出端和一個使能輸入端。3.

74X139－雙2線－4線譯碼器（X：HC－COMS；LS－TTL）74x139邏輯符號框外部的作為符號，表示外部輸入或輸出信號名稱，字母上面的“－”號說明該輸入或輸出是低電平有效。符號框內(nèi)部的輸入、輸出變量表示其內(nèi)部的邏輯關(guān)系。在推導(dǎo)表達(dá)式的過程中，如果低有效的輸入或輸出變量上面的“－”號參與運(yùn)算，則在畫邏輯圖或驗證真值表時，注意將其還原為低有效符號。邏輯符號說明74X139－雙2線－4線譯碼器（X：HC－COMS；74HC138(74LS138)集成譯碼器邏輯符號引腳圖邏輯圖3個編碼輸入端3個控制端8個譯碼輸出端74HC138(74LS138)集成譯碼器邏輯符號引腳圖邏邏輯真值表邏輯表達(dá)式各表達(dá)式與最小項之間的對應(yīng)關(guān)系？3線–8線譯碼器的8個輸出是三變量函數(shù)的全部最小項?；谶@一點用該器件能夠方便地實現(xiàn)三變量邏輯函數(shù)。邏輯真值表邏輯表達(dá)式各表達(dá)式與最小項之間的對應(yīng)關(guān)系？3線–8

集成電路譯碼器的應(yīng)用1）擴(kuò)展（利用譯碼器的使能端可以方便地擴(kuò)展譯碼器的容量

）例：用兩片74138擴(kuò)展為4線—16線譯碼器。當(dāng)E=1時，兩個譯碼器都禁止工作，輸出全1。當(dāng)E=0時，譯碼器工作。正常工作時：A3=0，高位片禁止，低位片工作，輸出Y0～Y7由輸入二進(jìn)制代碼A2AlA0決定；A3=1，低位片禁止，高位片工作，輸出Y8～Y15由輸入二進(jìn)制代碼A2AlA0決定如何用74138擴(kuò)展為5線—32線譯碼器？集成電路譯碼器的應(yīng)用1）擴(kuò)展（利用譯碼器的使能端可以方便地2）實現(xiàn)組合邏輯電路由于譯碼器的每個輸出端分別與一個最小項相對應(yīng)，而一個邏輯函數(shù)可以表示成最小項表達(dá)式，因此輔以適當(dāng)?shù)拈T電路，便可實現(xiàn)任何組合邏輯函數(shù)。

例：用一個3線－8線譯碼器實現(xiàn)邏輯函數(shù)解：將3個使能端按允許譯碼條件處理，將輸入變量X、Y、Z分別接到A2、A1、A0，對函數(shù)進(jìn)行變換可得：2）實現(xiàn)組合邏輯電路由于譯碼器的每個輸出端分別與一個最小項練習(xí)用一個3線－8線譯碼器實現(xiàn)全加器。問題若用3線－8線譯碼器實現(xiàn)一個變量超過3個的邏輯函數(shù)，應(yīng)如何實現(xiàn)？練習(xí)用一個3線－8線譯碼器實現(xiàn)全加器。問題若用3線－8線譯碼3）構(gòu)成數(shù)據(jù)分配器數(shù)據(jù)分配器：將一路輸入數(shù)據(jù)根據(jù)地址選擇碼分配給多路數(shù)據(jù)輸出中的某一路輸出。其作用與圖示的單刀多擲開關(guān)相似。3）構(gòu)成數(shù)據(jù)分配器數(shù)據(jù)分配器：將一路輸入數(shù)據(jù)根據(jù)地址選擇碼利用3線－8線譯碼器實現(xiàn)的數(shù)據(jù)分配器。邏輯表達(dá)式(EN=1)…如：當(dāng)?shù)刂份斎階2A1A0＝010時，對應(yīng)的輸入數(shù)據(jù)從Y2端輸出。能否利用譯碼器實現(xiàn)數(shù)據(jù)的串—并轉(zhuǎn)換，如能實現(xiàn)，如何實現(xiàn)？問題利用3線－8線譯碼器實現(xiàn)的數(shù)據(jù)分配器。邏輯表達(dá)式(EN=1)74HC138作數(shù)據(jù)分配器的真值表：（E1=0，E3=1，E2=D）要求輸入數(shù)據(jù)D以取反的形式在輸出端輸出，應(yīng)如何處理？問題74HC138作數(shù)據(jù)分配器的真值表：（E1=0，E3=1，E（2）二—十進(jìn)制譯碼器74HC42真值表（其他六組偽碼輸入1010~1111各輸出都為1）利用譯碼器如何構(gòu)成順序脈沖發(fā)生器（P149）（2）二—十進(jìn)制譯碼器74HC42真值表（其他六組偽碼輸入1（3）七段顯示譯碼器數(shù)字顯示電路組成方框圖最常用的顯示器：半導(dǎo)體發(fā)光二極管和液晶顯示器。

數(shù)碼管顯示數(shù)碼管將十進(jìn)制數(shù)碼分為七段，每段為一個發(fā)光二極管，選擇不同字段發(fā)光，顯示不同字形。（3）七段顯示譯碼器數(shù)字顯示電路組成方框圖最常用的顯示器：半集成CMOS七段顯示譯碼器74HC4511功能表邏輯符號集成CMOS七段顯示譯碼器74HC4511功能表邏輯符號功能表（續(xù)）功能表（續(xù)）應(yīng)用舉例用74HC4511和必要的門電路構(gòu)成24小時及分鐘的譯碼電路，并將小時高位的零熄滅。

應(yīng)用舉例用74HC4511和必要的門電路構(gòu)成24小時及分鐘的4.4.3數(shù)據(jù)選擇器1.數(shù)據(jù)選擇器的定義與功能（1）定義數(shù)據(jù)選擇：根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。能夠?qū)崿F(xiàn)數(shù)據(jù)選擇功能的邏輯部件稱數(shù)據(jù)選擇器。它的作用與圖示的單刀多擲開關(guān)相似。4.4.3數(shù)據(jù)選擇器1.數(shù)據(jù)選擇器的定義與功能（1）定義常用的數(shù)據(jù)選擇器有4選1、8選1、16選1等多種類型。下面以4選1為例介紹數(shù)據(jù)選擇器的基本功能、工作原理及設(shè)計方法。（2）4選1數(shù)據(jù)選擇器1）邏輯電路圖2）邏輯表達(dá)式常用的數(shù)據(jù)選擇器有4選1、8選1、16選1等多種類型。下面以3）真值表4）功能分析①E為使能端，低電平有效；E=1時，所有與門被封鎖，Y=0；②I0~I3為4個數(shù)據(jù)源輸入端，Y為輸出端；③S1、S0產(chǎn)生4個地址信號，分別控制4個與門的開閉，S1、S0的一種取值，使一個與門打開，使對應(yīng)的一路數(shù)據(jù)通過，送達(dá)Y端。3）真值表4）功能分析①E為使能端，低電平有效；E=2．集成電路數(shù)據(jù)選擇器（1）74HC151（集成8選1數(shù)據(jù)選擇器）1個使能輸入端8路數(shù)據(jù)輸入端3個地址輸入端2個互補(bǔ)輸出端2．集成電路數(shù)據(jù)選擇器（1）74HC151（集成8選1數(shù)據(jù)真值表邏輯表達(dá)式mi為S2S1S0的最小項。如S2S1S0=010，且使能有效，根據(jù)最小項的性質(zhì)，只有m2為1，其余最小項為0，故得Y=D2，即只有D2傳送到輸出端。真值表邏輯表達(dá)式mi為S2S1S0的最小項。如S2S1S0=（2）數(shù)據(jù)選擇器的應(yīng)用1）擴(kuò)展位的擴(kuò)展一位8選1數(shù)據(jù)選擇器擴(kuò)展成兩位8選1數(shù)據(jù)選擇器（2）數(shù)據(jù)選擇器的應(yīng)用1）擴(kuò)展位的擴(kuò)展一位8選1數(shù)據(jù)選擇器擴(kuò)字的擴(kuò)展8選1的數(shù)據(jù)選擇器擴(kuò)展成16選1的數(shù)據(jù)選擇器字的擴(kuò)展8選1的數(shù)據(jù)選擇器擴(kuò)展成16選1的數(shù)據(jù)選擇器2）邏輯函數(shù)產(chǎn)生器當(dāng)邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入變量個數(shù)相同時，可直接用數(shù)據(jù)選擇器來實現(xiàn)邏輯函數(shù)。當(dāng)Di＝1時，mi對應(yīng)最小項出現(xiàn)在表達(dá)式中；當(dāng)Di＝0時，則不出現(xiàn)。因此，控制Di就可以得到不同的邏輯函數(shù)。方法：①將函數(shù)變換成最小項表達(dá)式；②根據(jù)最小項表達(dá)式確定各數(shù)據(jù)輸入端的二元常量；③將S2S1S0作為輸入變量，D0~D7作控制信號，控制各最小項在輸出函數(shù)中是否出現(xiàn)。同時使能端有效。當(dāng)E=0時，Y是S2S1S0和輸入D0~D7的與或函數(shù)。