集成電路制造流程課件

2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷1芯片制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

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趙雷2集成電路制造流程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

晶圓--單晶制備2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷3直拉法拉單晶晶圓--單晶制備2012-04-23中國科學(xué)技術(shù)大學(xué)快電晶圓--單晶制備2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷4區(qū)熔法拉單晶為了得到所需的電阻率的晶體，摻雜材料被加到拉單晶爐的熔體中，純硅的電阻率在2.5X105歐·cm.摻雜濃度在2X1021/m3,電阻率10~20歐·cm.晶圓--單晶制備2012-04-23中國科學(xué)技術(shù)大學(xué)快電晶圓--切片2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷5切片磨片倒角得到晶圓晶圓--切片2012-04-23中國科學(xué)技術(shù)大學(xué)快電子晶圓制備--外延層硅的外延發(fā)展的起因是為了提高雙極器件和集成電路的性能。外延層就是在重?fù)诫s襯底上生長一層輕摻雜的外延層。外延層的作用在優(yōu)化PN結(jié)擊穿電壓的同時(shí)降低了集電極電阻。在CMOS工藝中器件尺寸的縮小將閂鎖效應(yīng)降到最低。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷6晶圓制備--外延層硅的外延發(fā)展的起因是為了提高雙極器件和光刻2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷7光刻的本質(zhì)是把電路結(jié)構(gòu)復(fù)制到以后要進(jìn)行刻蝕和離子注入的硅片上。這些結(jié)構(gòu)首先以圖形的形式制作在掩膜板的玻璃板上，通過紫外光透過掩膜板把圖形轉(zhuǎn)移到硅片上的光敏薄膜上。光刻2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹光刻光刻使用光敏材料和可控的曝光在硅表面形成三維圖形。光刻的過程是照相、光刻、掩膜、圖形形成過程的總稱?？偟膩碚f，光刻就在將圖形轉(zhuǎn)移到一個(gè)平面的任一復(fù)制過程。光刻通常被認(rèn)為是IC制造中最關(guān)鍵的步驟，需要很高的性能才能結(jié)合其他工藝獲得高成品率的最終產(chǎn)品。據(jù)估計(jì)光刻成本在整個(gè)硅片加工成本中幾乎占到1/3.2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷8光刻光刻使用光敏材料和可控的曝光在硅表面形成三維圖形。光刻的光刻2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷9光刻2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹摻雜硅片在生長過程中被摻入了雜質(zhì)原子，從而形成了P型和N型硅。雜質(zhì)的類型由制造商決定，在硅片制造過程中，有選擇地引入雜質(zhì)可以在硅片上產(chǎn)生器件。這些雜質(zhì)通過硅片上的掩膜窗口，進(jìn)入硅的晶體結(jié)構(gòu)中，形成摻雜區(qū)。摻雜的工藝擴(kuò)散和離子注入2種方法。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷10摻雜硅片在生長過程中被摻入了雜質(zhì)原子，從而形成了P型和N型硅摻雜--擴(kuò)散硅中固態(tài)雜質(zhì)的擴(kuò)散需要3個(gè)步驟：預(yù)淀積、推進(jìn)（推阱）、和退火（激活雜質(zhì)）。預(yù)淀積過程中，硅片被送入到高溫?cái)U(kuò)散爐中，雜質(zhì)從源轉(zhuǎn)移到擴(kuò)散爐中，溫度800到1100℃持續(xù)10~30分鐘，雜質(zhì)僅進(jìn)入了硅片很薄的一層。推進(jìn)：在高溫過程中（1000到1250℃），使淀積的雜質(zhì)穿過硅晶體，在硅中形成期望的結(jié)深。退火：溫度稍微升高一點(diǎn)，使雜質(zhì)原子與硅中原子鍵合，激活雜原子。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷11摻雜--擴(kuò)散硅中固態(tài)雜質(zhì)的擴(kuò)散需要3個(gè)步驟：預(yù)淀積、推進(jìn)摻雜--離子注入離子注入是一種向硅材料中引入可控?cái)?shù)量的雜質(zhì)，以改變其電學(xué)性能的方法。在現(xiàn)代硅制造過程中有廣泛的應(yīng)用，其中最主要的用途是摻雜半導(dǎo)體材料，離子注入能夠重復(fù)控制雜質(zhì)濃度和深度，在幾乎所有的應(yīng)用中都優(yōu)于擴(kuò)散。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷12離子注入機(jī)示意圖摻雜--離子注入離子注入是一種向硅材料中引入可控?cái)?shù)量的雜摻雜--離子注入精確控制雜質(zhì)含量（誤差在2%左右,擴(kuò)散工藝為5~10%）很好的雜質(zhì)均勻性（通過掃描的方法來控制雜質(zhì)的均勻性）對(duì)雜質(zhì)穿透深度有很好的控制（通過控制離子束能量控制雜質(zhì)的穿透深度）低溫工藝（注入溫度在中溫<125℃下進(jìn)行）高速離子束能穿過薄膜更小的側(cè)墻擴(kuò)散，使器件分布間隔更加緊密，減小柵-源和柵-漏重疊。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷13摻雜--離子注入精確控制雜質(zhì)含量（誤差在2%左右,擴(kuò)散CVD（化學(xué)氣象淀積）化學(xué)氣象淀積是通過氣體的化學(xué)反應(yīng)在硅片表面上淀積一層固體膜的工藝。CVD工藝經(jīng)常用來淀積

1.二氧化硅：用于形成層間介質(zhì)，淺槽隔離的填充物和側(cè)墻。 2.氮化硅：用于制造淺槽隔離用的掩膜和硅片最終的鈍化層。 3.多晶硅：用于淀積多晶硅柵或多晶硅電阻。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷14CVD（化學(xué)氣象淀積）化學(xué)氣象淀積是通過氣體的化學(xué)反應(yīng)在硅片N阱擴(kuò)散N阱CMOS工藝中，NMOS位于外延層，而PMOS位于N阱中。晶片熱化后使用N阱掩膜板對(duì)外延層上的氧化層上的光刻膠進(jìn)行光刻，氧化物刻蝕出窗口后，從窗口注入一定劑量的磷離子。高溫推結(jié)工藝產(chǎn)生深的輕摻雜N型區(qū)域，稱為N阱。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷15N阱擴(kuò)散N阱CMOS工藝中，NMOS位于外延層，而PMOS位場(chǎng)注入(溝道終止注入)為了制造實(shí)用的MOS管，CMOS工藝一直謹(jǐn)慎的減小閾值電壓。LOCOS（localoxidationofsilicon，局部氧化）可以使用厚的場(chǎng)氧來提高后場(chǎng)閾值電壓，避免在場(chǎng)氧下形成反型層。同時(shí)可以在場(chǎng)區(qū)下面選擇性注入一些雜質(zhì)來提高厚場(chǎng)區(qū)的閾值電壓。P區(qū)接受P型的場(chǎng)區(qū)注入，N區(qū)接受N型的溝道注入。在所有場(chǎng)氧生長的地方都需要進(jìn)行場(chǎng)注入：

1、場(chǎng)區(qū)注入時(shí)可以確保場(chǎng)氧在較大電壓偏置下不會(huì)形成反型層。 2、重?fù)诫s下的反偏PN結(jié)的反向漏電流很小，確保2個(gè)MOSFET不會(huì)導(dǎo)通。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷16場(chǎng)注入(溝道終止注入)為了制造實(shí)用的MOS管，CMOS工藝一場(chǎng)氧（熱氧化生長）熱氧化即通過把硅暴露在高純氧的高溫氣氛圍里完成均勻氧化層的生長。熱氧化分為濕氧氧化和干氧氧化兩種。濕氧氧化：

當(dāng)反應(yīng)中有水汽參與，即濕氧氧化，氧化速率較快。干氧氧化：

如果氧化反應(yīng)在沒有水汽的環(huán)境里，稱為干氧氧化。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷17場(chǎng)氧（熱氧化生長）熱氧化即通過把硅暴露在高純氧的高溫氣氛圍里場(chǎng)氧（熱氧化生長）濕氧氧化因?yàn)樗魵庠赟i中的擴(kuò)散速度比氧氣快，所以濕氧氧化速度快，氧化膜的質(zhì)量差。干氧氧化速度慢，但是氧化膜的致密度較好。濕氧氧化一般用于制造場(chǎng)氧，干法氧化用于制造硅柵用的薄氧。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷18場(chǎng)氧（熱氧化生長）濕氧氧化因?yàn)樗魵庠赟i中的擴(kuò)散速度比氧氣柵氧和閾值電壓調(diào)整未經(jīng)調(diào)整的PMOS管的閾值電壓在-1.5V到-1.9V之間，NMOS可能在-0.2V到0.2V之間。所以在柵氧（厚度在0.01um~0.03um）生長后，一般在柵氧區(qū)注入硼來進(jìn)行閾值電壓調(diào)整。工藝線上一般同時(shí)對(duì)NMOS和PMOS進(jìn)行閾值電壓調(diào)整，將NMOS閾值電壓調(diào)整到0.7~0.8V，PMOS調(diào)整到0.8~0.9V阱區(qū)摻雜濃度過高會(huì)導(dǎo)致阱區(qū)結(jié)電容和襯偏效應(yīng)更加明顯，閾值電壓調(diào)整可以降低阱的摻雜濃度。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷19柵氧和閾值電壓調(diào)整未經(jīng)調(diào)整的PMOS管的閾值電壓在-1.5多晶硅淀積使用多晶硅掩膜（也成Poly層）光刻淀積多晶硅層，現(xiàn)代工藝足以制造22nm（May2，2011）的多晶硅柵。柵長的變化直接影響晶體管的跨度，因而對(duì)多晶硅的刻蝕成為了CMOS工藝中最關(guān)鍵的光刻步驟，也是最有挑戰(zhàn)性的光刻步驟。一般我們把能刻蝕的最小柵長稱為工藝線的特征尺寸。使用SiH4在650℃下化學(xué)氣象淀積多晶硅（注意1000~1250℃會(huì)形成單晶硅）對(duì)多晶硅層進(jìn)行磷離子注入，用于減小多晶硅的方塊電阻（10-40Ω/□）。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷20多晶硅淀積使用多晶硅掩膜（也成Poly層）光刻淀積多晶硅層，源/漏注入使用硼摻雜來形成P+有源區(qū)，用于形成PMOS器件，現(xiàn)代工藝一般使用多晶硅柵來做自對(duì)準(zhǔn)。P+也用于和P襯底接觸，將襯底置于固定某一定電壓（一般為最低電壓，比如地）來避免NMOS發(fā)生閂鎖效應(yīng)（latch-up）。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷21源/漏注入使用硼摻雜來形成P+有源區(qū)，用于形成PMOS器件，源/漏注入使用砷離子注入來形成N+有源區(qū)，用于形成NMOS器件，采用多晶硅柵來做自對(duì)準(zhǔn)。N+也用于來和N阱形成阱接觸，將N阱置于固定某一電壓（一般為最高電壓VDD或源端電壓），來避免PMOS發(fā)生閂鎖效應(yīng)(latch-up).2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷22源/漏注入使用砷離子注入來形成N+有源區(qū)，用于形成NMOS器接觸孔完成源/漏注入后，會(huì)使用CVD技術(shù)在晶圓上覆蓋一層0.25um~0.5um的SiO2。然后在需要和金屬接觸的地方打出接觸孔，以便讓金屬層同有源區(qū)或多晶硅形成歐姆接觸。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷23接觸孔完成源/漏注入后，會(huì)使用CVD技術(shù)在晶圓上覆蓋一層0.金屬化使用金屬層來進(jìn)行器件的電氣連接，金屬早期一般使用鋁材料。因?yàn)殇X材料容易發(fā)生電遷移，某些工藝線會(huì)使用摻銅的鋁來降低發(fā)生電遷移的可能性。現(xiàn)代超深亞微米工藝一般使用銅來進(jìn)行互連。雙層金屬流程需要5塊掩模版：接觸孔（用于和有源區(qū)或多晶硅進(jìn)行歐姆接觸），金屬一，通孔（連接金屬一和金屬二），金屬二。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷24金屬化使用金屬層來進(jìn)行器件的電氣連接，金屬早期一般使用鋁材料鈍化層在完成金屬化后，會(huì)使用CVD工藝先淀積一層SiO2來做鈍化層，最后再淀積Si3N4進(jìn)行鈍化，更好隔絕濕氣。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷25鈍化層在完成金屬化后，會(huì)使用CVD工藝先淀積一層SiO2來做工藝擴(kuò)展雙阱工藝雙層PolyNMOS和PMOS使用不同的閾值電壓調(diào)整多層金屬，早期使用一層金屬，慢慢擴(kuò)展到雙層金屬，0.35um工藝可以提供3~4層金屬，現(xiàn)代工藝足以提供6層以上的金屬。鎳鉻合金薄膜電阻（金屬膜電阻，高方塊電阻阻）BiCMOS工藝BCD工藝HVCMOS工藝2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷26工藝擴(kuò)展雙阱工藝2012-04-23中國科學(xué)技術(shù)大學(xué)快電子版圖（Layout）設(shè)計(jì)2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷27版圖（Layout）設(shè)計(jì)2012-04-23中國科學(xué)技術(shù)大學(xué)版圖設(shè)計(jì)2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷28版圖設(shè)計(jì)2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室版圖設(shè)計(jì)2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷29版圖設(shè)計(jì)2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷30集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷31集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷32集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷33集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷34集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷35集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷36集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷37集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快版圖結(jié)構(gòu)集成電路加工的平面工藝

設(shè)計(jì)制版加工成片芯片的剖面結(jié)構(gòu)2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷38芯片的剖面結(jié)構(gòu)從平面工藝到立體結(jié)構(gòu)，需要多層掩膜版，所以版圖是分層次的，由多層圖形疊加而成。版圖結(jié)構(gòu)集成電路加工的平面工藝2012-04-23中國科學(xué)技版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷39版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷40版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷41N-wellP+implantPloy1ContactViaActiveN+implantMetal1Metal2版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷42版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹版圖1、N阱——做N阱的封閉圖形處，窗口注入形成P管的襯底2、有源區(qū)——做晶體管的區(qū)域（G,D,S,B區(qū)），封閉圖形處是氮化硅掩蔽層，該處不會(huì)長場(chǎng)氧化層3、多晶硅——做硅柵和多晶硅連線。封閉圖形處，保留多晶硅4、有源區(qū)注入——P+,N+區(qū)。做源漏及阱或襯底連接區(qū)的注入5、接觸孔——多晶硅，擴(kuò)散區(qū)和金屬線1接觸端子。6、金屬線1——做金屬連線，封閉圖形處保留鋁7、通孔——兩層金屬連線之間連接的端子8、屬線2——做金屬連線，封閉圖形處保留鋁2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷43版圖1、N阱——做N阱的封閉圖形處，窗口注入形成P管的襯底2版圖1、N阱——做N阱的封閉圖形處，窗口注入形成P管的襯底2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷44版圖1、N阱——做N阱的封閉圖形處，窗口注入形成P管的襯底2版圖2、有源區(qū)——做晶體管的區(qū)域（G,D,S,B區(qū)），封閉圖形處是氮化硅掩蔽層，該處不會(huì)長場(chǎng)氧化層2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷45版圖2、有源區(qū)——做晶體管的區(qū)域（G,D,S,B區(qū)），封閉版圖3、多晶硅——做硅柵和多晶硅連線。封閉圖形處，保留多晶硅2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷46版圖3、多晶硅——做硅柵和多晶硅連線。封閉圖形處，保留多晶版圖4、有源區(qū)注入——P+,N+區(qū)。做源漏及阱或襯底連接區(qū)的注入2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷47版圖4、有源區(qū)注入——P+,N+區(qū)。做源漏及阱或襯底連接區(qū)版圖4、有源區(qū)注入——P+區(qū)。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷48版圖4、有源區(qū)注入——P+區(qū)。2012-04-23中國科版圖5、接觸孔——多晶硅，擴(kuò)散區(qū)和金屬線1接觸端子2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷49版圖5、接觸孔——多晶硅，擴(kuò)散區(qū)和金屬線1接觸端子2012版圖6、金屬線1——做金屬連線，封閉圖形處保留鋁2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷50版圖6、金屬線1——做金屬連線，封閉圖形處保留鋁2012-版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷51反相器的版圖與原理圖對(duì)照版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷52制造過程（1）2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷53制造過程（2）2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷54制造過程（3）2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

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趙雷55制造過程（4）2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

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趙雷56制造過程（5）2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

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趙雷57制造過程（6）2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

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趙雷58制造過程（7）2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

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趙雷59制造過程（8）2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

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趙雷60CMOS反相器截面2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

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趙雷61集成電路縱向剖面結(jié)構(gòu)2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷62完成互連后的芯片表面狀態(tài)2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷63芯片制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷64集成電路制造流程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

晶圓--單晶制備2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷65直拉法拉單晶晶圓--單晶制備2012-04-23中國科學(xué)技術(shù)大學(xué)快電晶圓--單晶制備2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷66區(qū)熔法拉單晶為了得到所需的電阻率的晶體，摻雜材料被加到拉單晶爐的熔體中，純硅的電阻率在2.5X105歐·cm.摻雜濃度在2X1021/m3,電阻率10~20歐·cm.晶圓--單晶制備2012-04-23中國科學(xué)技術(shù)大學(xué)快電晶圓--切片2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷67切片磨片倒角得到晶圓晶圓--切片2012-04-23中國科學(xué)技術(shù)大學(xué)快電子晶圓制備--外延層硅的外延發(fā)展的起因是為了提高雙極器件和集成電路的性能。外延層就是在重?fù)诫s襯底上生長一層輕摻雜的外延層。外延層的作用在優(yōu)化PN結(jié)擊穿電壓的同時(shí)降低了集電極電阻。在CMOS工藝中器件尺寸的縮小將閂鎖效應(yīng)降到最低。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷68晶圓制備--外延層硅的外延發(fā)展的起因是為了提高雙極器件和光刻2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷69光刻的本質(zhì)是把電路結(jié)構(gòu)復(fù)制到以后要進(jìn)行刻蝕和離子注入的硅片上。這些結(jié)構(gòu)首先以圖形的形式制作在掩膜板的玻璃板上，通過紫外光透過掩膜板把圖形轉(zhuǎn)移到硅片上的光敏薄膜上。光刻2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹光刻光刻使用光敏材料和可控的曝光在硅表面形成三維圖形。光刻的過程是照相、光刻、掩膜、圖形形成過程的總稱?？偟膩碚f，光刻就在將圖形轉(zhuǎn)移到一個(gè)平面的任一復(fù)制過程。光刻通常被認(rèn)為是IC制造中最關(guān)鍵的步驟，需要很高的性能才能結(jié)合其他工藝獲得高成品率的最終產(chǎn)品。據(jù)估計(jì)光刻成本在整個(gè)硅片加工成本中幾乎占到1/3.2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷70光刻光刻使用光敏材料和可控的曝光在硅表面形成三維圖形。光刻的光刻2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷71光刻2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹摻雜硅片在生長過程中被摻入了雜質(zhì)原子，從而形成了P型和N型硅。雜質(zhì)的類型由制造商決定，在硅片制造過程中，有選擇地引入雜質(zhì)可以在硅片上產(chǎn)生器件。這些雜質(zhì)通過硅片上的掩膜窗口，進(jìn)入硅的晶體結(jié)構(gòu)中，形成摻雜區(qū)。摻雜的工藝擴(kuò)散和離子注入2種方法。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷72摻雜硅片在生長過程中被摻入了雜質(zhì)原子，從而形成了P型和N型硅摻雜--擴(kuò)散硅中固態(tài)雜質(zhì)的擴(kuò)散需要3個(gè)步驟：預(yù)淀積、推進(jìn)（推阱）、和退火（激活雜質(zhì)）。預(yù)淀積過程中，硅片被送入到高溫?cái)U(kuò)散爐中，雜質(zhì)從源轉(zhuǎn)移到擴(kuò)散爐中，溫度800到1100℃持續(xù)10~30分鐘，雜質(zhì)僅進(jìn)入了硅片很薄的一層。推進(jìn)：在高溫過程中（1000到1250℃），使淀積的雜質(zhì)穿過硅晶體，在硅中形成期望的結(jié)深。退火：溫度稍微升高一點(diǎn)，使雜質(zhì)原子與硅中原子鍵合，激活雜原子。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷73摻雜--擴(kuò)散硅中固態(tài)雜質(zhì)的擴(kuò)散需要3個(gè)步驟：預(yù)淀積、推進(jìn)摻雜--離子注入離子注入是一種向硅材料中引入可控?cái)?shù)量的雜質(zhì)，以改變其電學(xué)性能的方法。在現(xiàn)代硅制造過程中有廣泛的應(yīng)用，其中最主要的用途是摻雜半導(dǎo)體材料，離子注入能夠重復(fù)控制雜質(zhì)濃度和深度，在幾乎所有的應(yīng)用中都優(yōu)于擴(kuò)散。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷74離子注入機(jī)示意圖摻雜--離子注入離子注入是一種向硅材料中引入可控?cái)?shù)量的雜摻雜--離子注入精確控制雜質(zhì)含量（誤差在2%左右,擴(kuò)散工藝為5~10%）很好的雜質(zhì)均勻性（通過掃描的方法來控制雜質(zhì)的均勻性）對(duì)雜質(zhì)穿透深度有很好的控制（通過控制離子束能量控制雜質(zhì)的穿透深度）低溫工藝（注入溫度在中溫<125℃下進(jìn)行）高速離子束能穿過薄膜更小的側(cè)墻擴(kuò)散，使器件分布間隔更加緊密，減小柵-源和柵-漏重疊。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷75摻雜--離子注入精確控制雜質(zhì)含量（誤差在2%左右,擴(kuò)散CVD（化學(xué)氣象淀積）化學(xué)氣象淀積是通過氣體的化學(xué)反應(yīng)在硅片表面上淀積一層固體膜的工藝。CVD工藝經(jīng)常用來淀積

1.二氧化硅：用于形成層間介質(zhì)，淺槽隔離的填充物和側(cè)墻。 2.氮化硅：用于制造淺槽隔離用的掩膜和硅片最終的鈍化層。 3.多晶硅：用于淀積多晶硅柵或多晶硅電阻。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷76CVD（化學(xué)氣象淀積）化學(xué)氣象淀積是通過氣體的化學(xué)反應(yīng)在硅片N阱擴(kuò)散N阱CMOS工藝中，NMOS位于外延層，而PMOS位于N阱中。晶片熱化后使用N阱掩膜板對(duì)外延層上的氧化層上的光刻膠進(jìn)行光刻，氧化物刻蝕出窗口后，從窗口注入一定劑量的磷離子。高溫推結(jié)工藝產(chǎn)生深的輕摻雜N型區(qū)域，稱為N阱。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷77N阱擴(kuò)散N阱CMOS工藝中，NMOS位于外延層，而PMOS位場(chǎng)注入(溝道終止注入)為了制造實(shí)用的MOS管，CMOS工藝一直謹(jǐn)慎的減小閾值電壓。LOCOS（localoxidationofsilicon，局部氧化）可以使用厚的場(chǎng)氧來提高后場(chǎng)閾值電壓，避免在場(chǎng)氧下形成反型層。同時(shí)可以在場(chǎng)區(qū)下面選擇性注入一些雜質(zhì)來提高厚場(chǎng)區(qū)的閾值電壓。P區(qū)接受P型的場(chǎng)區(qū)注入，N區(qū)接受N型的溝道注入。在所有場(chǎng)氧生長的地方都需要進(jìn)行場(chǎng)注入：

1、場(chǎng)區(qū)注入時(shí)可以確保場(chǎng)氧在較大電壓偏置下不會(huì)形成反型層。 2、重?fù)诫s下的反偏PN結(jié)的反向漏電流很小，確保2個(gè)MOSFET不會(huì)導(dǎo)通。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷78場(chǎng)注入(溝道終止注入)為了制造實(shí)用的MOS管，CMOS工藝一場(chǎng)氧（熱氧化生長）熱氧化即通過把硅暴露在高純氧的高溫氣氛圍里完成均勻氧化層的生長。熱氧化分為濕氧氧化和干氧氧化兩種。濕氧氧化：

當(dāng)反應(yīng)中有水汽參與，即濕氧氧化，氧化速率較快。干氧氧化：

如果氧化反應(yīng)在沒有水汽的環(huán)境里，稱為干氧氧化。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷79場(chǎng)氧（熱氧化生長）熱氧化即通過把硅暴露在高純氧的高溫氣氛圍里場(chǎng)氧（熱氧化生長）濕氧氧化因?yàn)樗魵庠赟i中的擴(kuò)散速度比氧氣快，所以濕氧氧化速度快，氧化膜的質(zhì)量差。干氧氧化速度慢，但是氧化膜的致密度較好。濕氧氧化一般用于制造場(chǎng)氧，干法氧化用于制造硅柵用的薄氧。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷80場(chǎng)氧（熱氧化生長）濕氧氧化因?yàn)樗魵庠赟i中的擴(kuò)散速度比氧氣柵氧和閾值電壓調(diào)整未經(jīng)調(diào)整的PMOS管的閾值電壓在-1.5V到-1.9V之間，NMOS可能在-0.2V到0.2V之間。所以在柵氧（厚度在0.01um~0.03um）生長后，一般在柵氧區(qū)注入硼來進(jìn)行閾值電壓調(diào)整。工藝線上一般同時(shí)對(duì)NMOS和PMOS進(jìn)行閾值電壓調(diào)整，將NMOS閾值電壓調(diào)整到0.7~0.8V，PMOS調(diào)整到0.8~0.9V阱區(qū)摻雜濃度過高會(huì)導(dǎo)致阱區(qū)結(jié)電容和襯偏效應(yīng)更加明顯，閾值電壓調(diào)整可以降低阱的摻雜濃度。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷81柵氧和閾值電壓調(diào)整未經(jīng)調(diào)整的PMOS管的閾值電壓在-1.5多晶硅淀積使用多晶硅掩膜（也成Poly層）光刻淀積多晶硅層，現(xiàn)代工藝足以制造22nm（May2，2011）的多晶硅柵。柵長的變化直接影響晶體管的跨度，因而對(duì)多晶硅的刻蝕成為了CMOS工藝中最關(guān)鍵的光刻步驟，也是最有挑戰(zhàn)性的光刻步驟。一般我們把能刻蝕的最小柵長稱為工藝線的特征尺寸。使用SiH4在650℃下化學(xué)氣象淀積多晶硅（注意1000~1250℃會(huì)形成單晶硅）對(duì)多晶硅層進(jìn)行磷離子注入，用于減小多晶硅的方塊電阻（10-40Ω/□）。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷82多晶硅淀積使用多晶硅掩膜（也成Poly層）光刻淀積多晶硅層，源/漏注入使用硼摻雜來形成P+有源區(qū)，用于形成PMOS器件，現(xiàn)代工藝一般使用多晶硅柵來做自對(duì)準(zhǔn)。P+也用于和P襯底接觸，將襯底置于固定某一定電壓（一般為最低電壓，比如地）來避免NMOS發(fā)生閂鎖效應(yīng)（latch-up）。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷83源/漏注入使用硼摻雜來形成P+有源區(qū)，用于形成PMOS器件，源/漏注入使用砷離子注入來形成N+有源區(qū)，用于形成NMOS器件，采用多晶硅柵來做自對(duì)準(zhǔn)。N+也用于來和N阱形成阱接觸，將N阱置于固定某一電壓（一般為最高電壓VDD或源端電壓），來避免PMOS發(fā)生閂鎖效應(yīng)(latch-up).2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷84源/漏注入使用砷離子注入來形成N+有源區(qū)，用于形成NMOS器接觸孔完成源/漏注入后，會(huì)使用CVD技術(shù)在晶圓上覆蓋一層0.25um~0.5um的SiO2。然后在需要和金屬接觸的地方打出接觸孔，以便讓金屬層同有源區(qū)或多晶硅形成歐姆接觸。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷85接觸孔完成源/漏注入后，會(huì)使用CVD技術(shù)在晶圓上覆蓋一層0.金屬化使用金屬層來進(jìn)行器件的電氣連接，金屬早期一般使用鋁材料。因?yàn)殇X材料容易發(fā)生電遷移，某些工藝線會(huì)使用摻銅的鋁來降低發(fā)生電遷移的可能性。現(xiàn)代超深亞微米工藝一般使用銅來進(jìn)行互連。雙層金屬流程需要5塊掩模版：接觸孔（用于和有源區(qū)或多晶硅進(jìn)行歐姆接觸），金屬一，通孔（連接金屬一和金屬二），金屬二。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷86金屬化使用金屬層來進(jìn)行器件的電氣連接，金屬早期一般使用鋁材料鈍化層在完成金屬化后，會(huì)使用CVD工藝先淀積一層SiO2來做鈍化層，最后再淀積Si3N4進(jìn)行鈍化，更好隔絕濕氣。2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷87鈍化層在完成金屬化后，會(huì)使用CVD工藝先淀積一層SiO2來做工藝擴(kuò)展雙阱工藝雙層PolyNMOS和PMOS使用不同的閾值電壓調(diào)整多層金屬，早期使用一層金屬，慢慢擴(kuò)展到雙層金屬，0.35um工藝可以提供3~4層金屬，現(xiàn)代工藝足以提供6層以上的金屬。鎳鉻合金薄膜電阻（金屬膜電阻，高方塊電阻阻）BiCMOS工藝BCD工藝HVCMOS工藝2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷88工藝擴(kuò)展雙阱工藝2012-04-23中國科學(xué)技術(shù)大學(xué)快電子版圖（Layout）設(shè)計(jì)2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷89版圖（Layout）設(shè)計(jì)2012-04-23中國科學(xué)技術(shù)大學(xué)版圖設(shè)計(jì)2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷90版圖設(shè)計(jì)2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室版圖設(shè)計(jì)2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷91版圖設(shè)計(jì)2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷92集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷93集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷94集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷95集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷96集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷97集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷98集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷99集成電路設(shè)計(jì)制造過程2012-04-23中國科學(xué)技術(shù)大學(xué)快版圖結(jié)構(gòu)集成電路加工的平面工藝

設(shè)計(jì)制版加工成片芯片的剖面結(jié)構(gòu)2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷100芯片的剖面結(jié)構(gòu)從平面工藝到立體結(jié)構(gòu)，需要多層掩膜版，所以版圖是分層次的，由多層圖形疊加而成。版圖結(jié)構(gòu)集成電路加工的平面工藝2012-04-23中國科學(xué)技版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷101版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷102版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷103N-wellP+implantPloy1ContactViaActiveN+implantMetal1Metal2版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷104版圖2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹版圖1、N阱——做N阱的封閉圖形處，窗口注入形成P管的襯底2、有源區(qū)——做晶體管的區(qū)域（G,D,S,B區(qū)），封閉圖形處是氮化硅掩蔽層，該處不會(huì)長場(chǎng)氧化層3、多晶硅——做硅柵和多晶硅連線。封閉圖形處，保留多晶硅4、有源區(qū)注入——P+,N+區(qū)。做源漏及阱或襯底連接區(qū)的注入5、接觸孔——多晶硅，擴(kuò)散區(qū)和金屬線1接觸端子。6、金屬線1——做金屬連線，封閉圖形處保留鋁7、通孔——兩層金屬連線之間連接的端子8、屬線2——做金屬連線，封閉圖形處保留鋁2012-04-23中國科學(xué)技術(shù)大學(xué)快電子實(shí)驗(yàn)室劉樹彬

趙雷105版圖1、N阱——做N阱的封閉圖形處，窗口注入形成P管的襯底2版圖1、N阱——做N阱的封閉圖