專用集成電路設(shè)計(jì)方法-asicdesign

第四章可編程ASIC4.1概述可編程邏輯器件(programableLogicDevice)簡(jiǎn)稱PLD70年代 PROM,PLA,PAL80年代初 GALLatice公司84年 EPLD(CPLD)Altera公司85年 FPGAXilinx公司90年代 0.18um,1.8V,5~6層布線,幾百萬(wàn)門, 速度200MHz,內(nèi)部RAM,片內(nèi)DLL,豐 富的布線資源.強(qiáng)大的EDA軟件和IP 支持,朝高速,高密度,低功耗,大容量 方向發(fā)展第四章可編程ASIC4.1概述可編程ASIC(FPGA,CPLD)特點(diǎn)規(guī)模較大(幾千門~幾百萬(wàn)門)適用于時(shí)序,組合等各種邏輯電路大部分具有重復(fù)特性設(shè)計(jì)周期短,風(fēng)險(xiǎn)小,設(shè)計(jì)費(fèi)用低現(xiàn)場(chǎng)和在系統(tǒng)編程第四章可編程ASIC4.2可編程ASIC器件的結(jié)構(gòu),資源和分類4.2.1基本結(jié)構(gòu)可編程ASIC器件包含有三種編程資源:可編程邏輯功能塊(LOGICFUNCTIONBLOCKS)可編程輸入輸出塊(I/OBLOCKS)可編程連線資源(INTERCONECT)第四章可編程ASIC第四章可編程ASIC第四章可編程ASIC可編程邏輯功能塊(LOGICFUNCTIONBLOCKS)可編程邏輯塊是ASIC器件實(shí)現(xiàn)邏輯功能的主要部分。目前的可編程ASIC器件中有三種不同類型的基本邏輯單元基于查找表的邏輯單元結(jié)構(gòu)基于多路選擇器的邏輯單元結(jié)構(gòu)。傳統(tǒng)可編程陣列邏輯。第四章可編程ASIC可編程輸入一輸出塊I/O提供外部封裝腿與內(nèi)部邏輯塊之間的接口。I/O的設(shè)計(jì)須考慮許多要求支持輸入、輸出、雙向、集電極開路和三態(tài)輸出模式與同一生產(chǎn)廠家的其它可編程ASIC系列芯片接口可根據(jù)需要選擇高驅(qū)動(dòng)能力高速或低功耗、低噪聲等等。要求1/0塊能兼容多個(gè)電壓標(biāo)準(zhǔn)第四章可編程ASIC可編程連線資源提供邏輯功能塊與邏輯功能塊之間及邏輯功能塊與I/O之間的連線。連線資源的延遲特性直接影響芯片的性能。按布線延遲可否預(yù)先估算，可編程互連資源可分為統(tǒng)計(jì)型和確造型二類第四章可編程ASIC4.2.2編程技術(shù)--可編程邏輯器件是通過(guò)可編程開關(guān)來(lái)實(shí)現(xiàn)器件內(nèi)部連線和邏輯功能塊的編程控制。習(xí)慣上把編程開關(guān)的實(shí)現(xiàn)方法稱為編程技術(shù)?？删幊藺SIC的編程技術(shù)主要可分為靜態(tài)RAM(SRAM)編程技術(shù)浮柵編程技術(shù)反熔絲編程技術(shù)第四章可編程ASICSRAM編程技術(shù)SRAM編程技術(shù)是由靜態(tài)存貯單元來(lái)實(shí)現(xiàn)編程控制的。對(duì)芯片內(nèi)陣列分布的SRAM加載不同的配置數(shù)據(jù)，芯片可實(shí)現(xiàn)不同的邏輯功能。編程控制是用SRAM單元去控制傳輸門或多路選擇器，每個(gè)靜態(tài)存儲(chǔ)單元載入配置數(shù)據(jù)中的一位，控制FPGA邏輯單元陣列中的一個(gè)編程選擇。采用SRAM編程技術(shù)可以重復(fù)編程，且電路編程構(gòu)造與再構(gòu)造的速度很快第四章可編程ASIC第四章可編程ASICSRAM編程技術(shù)采用SRAM編程技術(shù)，芯片一旦斷電，SRAM編程數(shù)據(jù)就會(huì)丟失，因此使用時(shí)需要在ASIC芯片外附加一個(gè)非易失性的存儲(chǔ)器。通常用一個(gè)PROM或EPROM器件實(shí)現(xiàn)。并且由于內(nèi)部編程控制使用大量的傳輸門開關(guān)，使電阻較大，對(duì)信號(hào)的傳輸速度有一定影響。每個(gè)SRAM編程點(diǎn)一般需要6-7個(gè)NMOS管實(shí)現(xiàn)，因此芯片的面積相對(duì)較大。第四章可編程ASIC第四章可編程ASIC采用SRAM編程技術(shù)時(shí)，通常將一定格式的配置數(shù)據(jù)存放于ASIC芯片外附加的PROM或EPROM中，在系統(tǒng)加電進(jìn)行配置時(shí)，將配置數(shù)據(jù)加入ASIC芯片內(nèi)的SRAM單元中，亦可由微處理器控制，直接將數(shù)據(jù)加載SRAM單元中目前采用SRAM編程技術(shù)的ASIC產(chǎn)品，主要有XilinxFPGA各個(gè)系列，AlteraFLEX各個(gè)系列和APEX系列的產(chǎn)品以及AT&T公司的DRCA系列產(chǎn)品等。Actel的系統(tǒng)可編程門陣列(SPGA)也采用了SRAM編程技術(shù)第四章可編程ASIC反熔絲(Antituse)編程技術(shù)反熔絲編程技術(shù)是相對(duì)于熔絲技術(shù)而提出的。熔絲技術(shù)用于PROM，PLD器件中，編程時(shí)把熔絲編程器件的熔絲燒斷。反熔絲技術(shù)則相反，編程前，編程器件呈現(xiàn)十分高的阻抗(>100M),當(dāng)加上編程電壓時(shí)，則建立低電阻(500)，處于永久的導(dǎo)通狀態(tài)，因而是一次性編程的。反熔絲編程的優(yōu)點(diǎn):開關(guān)面積小，導(dǎo)通電阻低。不需要附加PROM或EPROM，保密性好。主要缺點(diǎn)是一次性編程，成本相對(duì)提高。第四章可編程ASIC反熔絲(Antituse)編程技術(shù)Actel公司的ACT系列FPGA采用反熔絲編程技術(shù)。美國(guó)的QuickLogic公司及Xlinx8100系列，也采用反熔絲技術(shù)。由于需求問(wèn)題，Xlinx已放棄反熔絲技術(shù)，Cypress也不采用反熔絲編程元件而要推出基于SRAM的產(chǎn)品。第四章可編程ASIC浮柵編程技術(shù)浮柵編程技術(shù)包括EPROM、EEROM及閃速存儲(chǔ)器(FlashMemory)。這三種存儲(chǔ)器都是用懸浮柵存儲(chǔ)電荷的方法來(lái)保存編程數(shù)據(jù)的，因此在斷電時(shí)，存儲(chǔ)的數(shù)據(jù)不會(huì)丟失浮柵編程技術(shù)具有可擦除性，電路可再構(gòu)造，并且可作為非丟失器件，在掉電后仍能保持編程數(shù)據(jù)，不需要外接永久性存儲(chǔ)器。浮柵編程技術(shù)的工藝較復(fù)朵，功耗比較高。浮柵編程技術(shù)的主要產(chǎn)品是Altera公司的Classic和MAX系列產(chǎn)品，Latice，AMD公司的產(chǎn)品也采用浮柵編程技術(shù)，Xlinx的CPLD產(chǎn)品采用FastFlash技術(shù)。第四章可編程ASIC第四章可編程ASIC第四章可編程ASIC4.2.3可編程邏輯單元結(jié)構(gòu)可編程邏輯單元是可編程ASIC的核心，是可編程ASlC器件實(shí)現(xiàn)各種邏輯功能的基礎(chǔ)，目前可編程ASIC的邏輯單元結(jié)構(gòu)主要有以下幾類:基于查找表LUT(Look-up-Table)的結(jié)構(gòu)基于多路選擇器(MUX)的結(jié)構(gòu)基于傳統(tǒng)PLD結(jié)構(gòu)的可編程邏輯單元第四章可編程ASIC基于查找表型(LUT)可編程邏輯單元結(jié)構(gòu)--基于查找表型可編程邏輯單元結(jié)構(gòu)的器件，其組合邏輯功能是通過(guò)“查找表”來(lái)實(shí)現(xiàn)的。查找表LUT是利用數(shù)字存儲(chǔ)技術(shù)將邏輯功能真值表存儲(chǔ)起來(lái)，通過(guò)“查表”方式實(shí)現(xiàn)邏輯功能查找表型結(jié)構(gòu)的優(yōu)點(diǎn)是可以構(gòu)成相當(dāng)大的邏輯。目前采用這種結(jié)構(gòu)的產(chǎn)品有Xlinx的XC3000，XC4000，XC5000系列及Spartan系列和Virtex系列;Altera的FLEX10K，F(xiàn)LEX8K，F(xiàn)LEX6000系列;APEX20K系列也具有LUT結(jié)構(gòu)。第四章可編程ASIC例子:用查找表結(jié)構(gòu)實(shí)現(xiàn)一位全加器的方法。一位全加器有三個(gè)輸入Ao，Bo和進(jìn)位輸入Ci;有二個(gè)輸出:和數(shù)輸出So和進(jìn)位輸出Co。其邏輯方程為:

So=Ao+Bo+Co，Co=AoCi+BoCi+AoBo

用查找表結(jié)構(gòu)實(shí)現(xiàn)一位全加器，要求查找表有三個(gè)以上的輸入端和二個(gè)以上的輸出端。若選用XC3000系列可將原來(lái)五輸入的32xlSRAM分成兩個(gè)16x1的存儲(chǔ)器;每個(gè)存儲(chǔ)器只用1半，即用兩個(gè)三輸入的8X1存儲(chǔ)器分別存入So，Co的值。如果選用含有四輸入查找表的系列實(shí)現(xiàn)一位分加器，需要用二個(gè)四輸入16XlSRAM，每個(gè)存貯器也只用1半。第四章可編程ASIC多路選擇器型可編程邏輯單元結(jié)構(gòu)--多路選擇器型可編程邏輯單元結(jié)構(gòu)中基本的構(gòu)成部分是多路選擇器(Mux)，它是利用多路開關(guān)的特性來(lái)形成不同的邏輯功能。例如具有選擇輸入s和輸入信號(hào)a和b的多路開關(guān)，輸出的f=sa+sb,當(dāng)置b為邏輯零時(shí)，多路開關(guān)實(shí)現(xiàn)與的功能:f=sa;當(dāng)置a為邏輯1時(shí)，多路開關(guān)實(shí)現(xiàn)或的功能，f=s+b。Actel公司的Act系列器件的可編程邏輯單元采用MUX型結(jié)構(gòu)。圖(4·13)為Act-l的邏輯模塊(稱為L(zhǎng)M)。它可以完成任何輸入為二變量的功能、大部分三變量功能及某些四變量功能。Act-l的LM由三個(gè)兩輸入多路開關(guān)和一個(gè)或門成，共有八個(gè)輸入和一個(gè)輸出，可以實(shí)現(xiàn)的函數(shù)為:________

f=(S3+S4)(S1w+S1x)+(S3+S4)(S2y+S2z)通過(guò)對(duì)輸入變量進(jìn)行不同的設(shè)置，可以實(shí)現(xiàn)7力種邏輯函數(shù)多路開關(guān)型的LM結(jié)構(gòu)其基本單元較小，結(jié)構(gòu)簡(jiǎn)單，邏輯單元的利用率高，但因此而需要大而復(fù)雜的連線資源第四章可編程ASIC傳統(tǒng)PLD類型的可編程邏輯單元結(jié)構(gòu)--現(xiàn)今流行的復(fù)雜PLD即CPLD結(jié)構(gòu)是從傳統(tǒng)PLD結(jié)構(gòu)演變而來(lái)的。以Altera公司的MAX系列CPLD為例，它的宏單元中的邏輯陣列是由可編程寬輸入的與陣列和固定的或門及異或門組成。我們知道，任意組合邏輯都可以用輸入變量的乘積項(xiàng)之和形式表示出來(lái)。因此這種AND-OR陣列結(jié)構(gòu)能夠產(chǎn)生輸入變量的任意組合邏輯。MAX7000系列宏單元由邏輯陣列，乘積項(xiàng),選擇矩陣和可編程觸發(fā)器組成,可用較少的功能塊來(lái)形成邏輯函數(shù)，這樣可以降低連線的規(guī)模，使連線延遲得到較好的控制這類結(jié)構(gòu)的缺點(diǎn)是輸入端有效利用率不可能很高，導(dǎo)致芯片面積利用率的降低。同時(shí)CPLD結(jié)構(gòu)的乘積項(xiàng)陣列用到線與結(jié)構(gòu)和上拉電阻，故增加了靜態(tài)功耗。第四章可編程ASIC傳統(tǒng)PLD類型的可編程邏輯單元結(jié)構(gòu)--現(xiàn)今流行的復(fù)雜PLD即CPLD結(jié)構(gòu)是從傳統(tǒng)PLD結(jié)構(gòu)演變而來(lái)的。以Altera公司的MAX系列CPLD為例，它的宏單元中的邏輯陣列是由可編程寬輸入的與陣列和固定的或門及異或門組成。我們知道，任意組合邏輯都可以用輸入變量的乘積項(xiàng)之和形式表示出來(lái)。因此這種AND-OR陣列結(jié)構(gòu)能夠產(chǎn)生輸入變量的任意組合邏輯。MAX7000系列宏單元由邏輯陣列，乘積項(xiàng),選擇矩陣和可編程觸發(fā)器組成,可用較少的功能塊來(lái)形成邏輯函數(shù)，這樣可以降低連線的規(guī)模，使連線延遲得到較好的控制第四章可編程ASIC4.2.4互連特性從互連特性上可將可編程邏輯器件結(jié)構(gòu)分為兩大類。類似PAL的確定型結(jié)構(gòu)，類似于門陣列的統(tǒng)計(jì)型結(jié)構(gòu)第四章可編程ASIC確定型互連結(jié)構(gòu)--確定型結(jié)構(gòu)提供的互連特性是在實(shí)現(xiàn)相同功能時(shí)每次實(shí)現(xiàn)相同的布線模式。所以這類PLD器件布線延遲特性是確定的。

Altera公司器件屬確定型互連結(jié)構(gòu)。圖(4·16)為MAX7000系列器件的結(jié)構(gòu)示意圖。其PIA(ProgrammableInterconnectArray)可編程互連陣列為全局總線可編程通道，通過(guò)編程將各邏輯陣列塊相互連接構(gòu)成所需的邏輯。MAX7000的所有專用輸入，I/0控制和宏單元輸出均饋送到PIA，PIA把這些信號(hào)送到整個(gè)器件內(nèi)的各個(gè)地方。PIA好象一個(gè)巨大的開關(guān)塊。它使得一個(gè)LAB的輸出很方便地與另一個(gè)LAB的輸入相連。并且通過(guò)固定的開關(guān)數(shù)，使得布線與延遲計(jì)算變得非常簡(jiǎn)單，并且確定。第四章可編程ASIC圖(4·17)是Altera的FLEX8000系列的結(jié)構(gòu)圖，F(xiàn)LEX8000器件內(nèi)部邏輯單元與I/O引腳及邏輯單元之間的互連是通過(guò)快速通道(FastTrack)。FastTrack是由一系列水平和垂直的連續(xù)式布線通道組成。每個(gè)"行連線帶"由上百條行通道組成，每個(gè)"列連線帶"有幾十條列通道。信號(hào)按一定的規(guī)則通過(guò)行通道、列通道在LAB之間及LAB與I/O之間傳輸，它們的連線延遲基本也是固定的第四章可編程ASIC統(tǒng)計(jì)型互連結(jié)構(gòu)統(tǒng)計(jì)型互連結(jié)構(gòu)的設(shè)計(jì)系統(tǒng)，在執(zhí)行相同的功能時(shí)每次給出不同的布線模式。因而延遲信息也不相同。這種結(jié)構(gòu)的設(shè)計(jì)系統(tǒng)一般允許設(shè)計(jì)者對(duì)布線作速度或邏輯單元數(shù)目等性能方面的限制性要求。Xlinx和Actel公司的FPGA被稱為是統(tǒng)計(jì)型結(jié)構(gòu)的。圖(4·18)為XC3000系列的連線結(jié)構(gòu)圖。XC3000系列的布線資源有通用連線、直接連線及水平和垂直長(zhǎng)線幾種，它的通用連線在CLB與CLB或CLB與IQB的行列之間，由水平金屬線段和垂直金屬線段組成，通過(guò)開關(guān)矩陣把各線段連在一起。XC3000系列器件，布線時(shí)兩塊可編程邏輯單元之間的連線路徑,通過(guò)的開關(guān)數(shù)，一般是不確定的。因而這種連線資源的延時(shí)通常是不可預(yù)測(cè)的。XlinxFPGA相同，ActelFPGA器件的布線模式也是不確定的。圖(4.19)為Actel的內(nèi)部可編程連線結(jié)構(gòu)示意圖。由圖可見,它的水平互連線是各種長(zhǎng)度的金屬線通過(guò)反熔絲開關(guān)編程連接，垂直通道的互連線是一系列連續(xù)的連線，它的連線路徑也是不確定的，延遲是不可預(yù)測(cè)的。第四章可編程ASIC4.3可編程ASIC開發(fā)系統(tǒng)用可編程ASIC(FPGA/CPLD)芯片構(gòu)成ASIC，要有相應(yīng)的開發(fā)軟件,它一般包括:設(shè)計(jì)輸入軟件(DesignEntry)單元庫(kù)(Library)仿真軟件(Simulation)物理設(shè)計(jì)軟件(Mapping,P&R,MakebitStream,Download)4·3·1可編程ASIC設(shè)計(jì)流程可編程ASIC的設(shè)計(jì)流程如(4·20)所示，即設(shè)計(jì)輸入，設(shè)計(jì)實(shí)現(xiàn)和設(shè)計(jì)仿真第四章可編程ASIC設(shè)計(jì)輸入:設(shè)計(jì)輸入階段的目標(biāo)是產(chǎn)生一個(gè)網(wǎng)表文件，以供設(shè)計(jì)實(shí)現(xiàn)用。常用的設(shè)計(jì)輸入方法有以下幾種:原理圖輸入--利用原理圖編輯器并使用單元庫(kù)中的元件符號(hào)進(jìn)行邏輯設(shè)計(jì)硬件描述語(yǔ)言:除原理圖輸入外，設(shè)計(jì)輸入也常采用硬件描述語(yǔ)言第四章可編程ASIC設(shè)計(jì)實(shí)現(xiàn)--設(shè)計(jì)實(shí)現(xiàn)是設(shè)計(jì)開發(fā)過(guò)程的核心部分，設(shè)計(jì)實(shí)現(xiàn)階段將產(chǎn)生一個(gè)完整的己布局布線的設(shè)計(jì)和一個(gè)配置位流文件。設(shè)計(jì)經(jīng)過(guò)優(yōu)化，分配成適合相應(yīng)器件邏輯功能塊和其它資源的小塊，并選擇合適的布局、布線算法。布局是把邏輯單元分配到ASIC芯片內(nèi)物理位置的過(guò)程。布局采用的算法與器件結(jié)構(gòu)有關(guān)。布線是完成ASIC器件內(nèi)所有邏輯連接的過(guò)程，自動(dòng)布線軟件采用的算法同樣與器件結(jié)構(gòu)有關(guān)。如ActelFPGA器件采用分段通道布線，xil