《超大規(guī)模集成電路設計》考試習題(含答案)

集成電路的進展過程經受了哪些進展階段？劃分集成電路的標準是什么？集成電路的進展過程:小規(guī)模集成電路(SmallScaleIC，SSI)中規(guī)模集成電路(MediumScaleIC，MSI)大規(guī)模集成電路(LargeScaleIC，LSI)超大規(guī)模集成電路(VeryLargeScaleIC，VLSI)特大規(guī)模集成電路(UltraLargeScaleIC，ULSI)巨大規(guī)模集成電路(GiganticScaleIC，GSI〕類別類別數(shù)字集成電路MOS ICSSI ＜102雙極 IC＜100模擬集成電路＜30VLSIULSIGSI105～107107～109>109>2022>300MSI102～103100～50030～100LSI103～105500～2022100～300超大規(guī)模集成電路有哪些優(yōu)點？降低生產本錢VLSI提高工作速度VLSI內部連線很短,縮短了延遲時間.加工的技術越來越精細.電路工作速度的提高,主要是依靠削減尺寸獲得.降低功耗芯片內部電路尺寸小,連線短,分布電容小,驅動電路所需的功率下降.簡化規(guī)律電路芯片內部電路受干擾小,電路可簡化.優(yōu)越的牢靠性VLSI體積小重量輕縮短電子產品的設計和組裝周期一片VLSI組件可以代替大量的元器件,組裝工作極大的節(jié)約,生產線被壓縮,加快了生產速度.簡述雙阱CMOS工藝制作CMOS反相器的工藝流程過程。1形成N阱2形成P阱3推阱4形成場隔離區(qū)5形成多晶硅柵 6形成硅化物 7、形成N管源漏區(qū) 8、形成P管源漏區(qū) 9、形成接觸孔10、形成第一層金屬 11、形成第一層金屬12、形成穿通接觸孔13、形成其次層金屬 14、合金 15、形成鈍化層 16、測試、封裝，完成集成電路的制造工藝VLSI互連線的要求〔RC〕與器件之間的接觸電阻低長期牢靠工作可能的互連線材料金屬〔低電阻率，多晶硅〔中等電阻率，高摻雜區(qū)的硅(注入或集中)〔中等電阻率〕在進展幅員設計時為什么要制定幅員設計規(guī)章？的幅員能夠在工藝線上生產出來，必需制定幅員設計規(guī)章。地提高電路制備的成品率。幅員驗證和檢查主要包括哪些方面？DRC(DesignRuleCheck)：幾何設計規(guī)章檢查；肯定的成品率；ERC(ElectricalRuleCheck)：電學規(guī)章檢查；檢查電源(power)/地(ground)的短路，浮空的器件和浮空的連線等指定的電氣特性；LVS(LoyoutversusSchematic)：網表全都性檢查；MOS的長/寬尺寸是否匹配，電阻/電容值是否正確等；LPE(LayoutParameterExtraction)：幅員寄生參數(shù)提?。籗PICE格式的網表，用于后仿真驗證；POSTSIM：后仿真，檢查幅員寄生參數(shù)對設計的影響；電路模擬，以驗證設計出的電路功能的正確性和時序性能等，并產生測試向量。幅員設計規(guī)章是依據什么制定出來的？為什么說它是集成電路的性能和集成度與成品率之間的折衷？從圖形如何準確地光刻到芯片上動身，可以確定一些對幾何圖形的最小尺寸限制規(guī)則，這些規(guī)章被稱為設計規(guī)章。性能差一些；設計規(guī)章激進，則電路性能好、面積小，但成品率低。簡述設計規(guī)章與微米設計規(guī)章各自的優(yōu)缺點？為單位：把大多數(shù)尺寸〔width，space〕的倍數(shù) 之間的最大套準偏差，一般等于柵長度的一半。值就可以得到不同的設計規(guī)章；缺點：簡潔造成芯片面積鋪張和工藝難度增加；IC高每一尺寸的合理程度；簡化度不高。標準單元法與門陣列法比較有何優(yōu)點和缺點？標準單元法與門陣列法比較有明顯的優(yōu)點：100％的連線布通率。單元可以依據設計要求臨時加以特別設計并參加庫內，因而可以得到較佳的電路性能。可以與全定制設計法相結合功能塊。在芯片內放入經編譯得到的宏單元或人工設計的功能塊。標準單元法也存在缺點和問題；原始投資大。單元庫的開發(fā)需要投入大量的人力物力；當工藝變化時，單元的修改元庫是一個突出問題。因此只有芯片產量到達某肯定額(幾萬至十幾萬)，其本錢才可承受。10．隨著工藝進入深亞微米，IC器件的物理實現(xiàn)消滅了哪些方面的變化？隨著工藝進入深亞微米，IC3規(guī)律單元的幾何尺寸和規(guī)律單元之間的距離隨著特征尺寸的減小而減小，從而使總延時減小。由于特征尺寸的減小，導線電阻增加。為了抵消導線橫向尺寸的減小，導線側向尺分布電容的增加，這兩種分布電容都具有導致導線間耦合的性質。連線延時(主要是側向分布電容和邊緣分布電容引入的延時)在總延時中占據了主導地位，而輸入延時也由于工作頻率的提高而變得不容無視。11．FPGACPLDFPGACPLDCPLDPLDGAL而來.CPLD延長出兩大分支,即可擦除可編程的規(guī)律器件EPLD和現(xiàn)場可編程門陣列器件FPGA.1.CPLDCPLDFPGA內部構造Product－termLook－upTable程序存儲資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合完成掌握規(guī)律能完成比較簡單的算法速度慢快其他資源－EAB，鎖相環(huán)保密性可加密一般不能保密SRAM數(shù)據不會喪失，適于數(shù)據的保密。CPLD能，但觸發(fā)器資源相對較少。FPGACPLDFPGACPLD可測試性設計的對象是什么？為什么要從事VLSI的可測試性設計？電路的可掌握性和可觀看性。Pin數(shù)目有限，大量芯片內部的信息無法訪問?？烧莆招院涂捎^看性的要求。為什么說MOS管的工作速度與L2成反比？提高MOS〔見18〕電子從源極運動到漏極所需的時間〔MOS：L2Vn ds,為常數(shù)，當不變時，n與L2成正比，L為溝道長度。某CMOSe8Cg

C 為標準反相器柵電容。標準反相器g的平均延遲時間t 2ns試求〔1用標準反相器直接驅動負載電容的延遲時間〔2〕av用逐級放大反相器直接驅動負載電容的最小延遲時間。什么是可測性設計？可測性設計包括哪些技術？可測試性包括哪些重要方面？可測性設計:在盡可能少地增加附加引線腳和附加電路，并使芯片性能損失最小的狀況下，滿足電路可掌握性和可觀看性的要求。邊界掃描分塊測試技術等?？蓽y試性的三個重要方面：故障模型的提取：將電路失效抽象為故障模型。測試生成：產生驗證電路的一組測試矢量。測試設計：考慮測試效率問題，參加適當?shù)母郊右?guī)律或電路以提高芯片的測試效率。16．目前VLSI系統(tǒng)設計普遍承受的方法是什么？它的根本思想什么？試列舉幾種設計方法。可編程規(guī)律器件設計方法〔PLD。膜編程，得到所需的專用集成電路。PLA、PALGALFPGACPLD半定制設計方法可分為哪幾種方法？它們各自的特點和缺乏之處是什么？半定制的設計方法分為門陣列〔GA：GateArray〕法和門?！睪S：SeaofGates〕法兩種。門陣列方法的設計特點：設計周期短，設計本錢低，適合設計適當規(guī)模、中等性能、要求設計時間短、數(shù)量相對較少的電路。缺乏：設計敏捷性較低；門利用率低；芯片面積鋪張。門海方法的設計特點：門利用率高，集成密度大，布線敏捷，保證布線布通率。缺乏：仍有布線通道，增加通道是單元高度的整數(shù)倍，布線通道下的晶體管不行用。試分析提高MOS管工作速度方法。IC減小溝道長度. 2.5n p 2.5n p由于 作速度比PMOS管快得多?？梢杂肗MOS工藝代替PMOS工藝。CMOS反相器電壓傳輸特性曲線圖，并寫出相應的電流方程。電流方程如下：設電流方程如下：設Vtp=-Vtn00VV截止nVV2V VV+VitnIn2itn飽和tnio tnnVV2i2VtniV Vtno2V VV 線性0tni0