數(shù)模與模數(shù)轉(zhuǎn)換器接口

關(guān)于數(shù)模與模數(shù)轉(zhuǎn)換器接口第一頁(yè)，共六十七頁(yè)，2022年，8月28日計(jì)算機(jī)輸出的數(shù)字量有時(shí)需要轉(zhuǎn)換為模擬量去控制某些執(zhí)行元件（如聲卡播放音樂(lè)等）。

A/D轉(zhuǎn)換器完成模擬量→數(shù)定量的轉(zhuǎn)換，

D/A轉(zhuǎn)換器完成數(shù)字量→模擬量的轉(zhuǎn)換。第二頁(yè)，共六十七頁(yè)，2022年，8月28日10.1數(shù)/模（D/A）轉(zhuǎn)換的接口方法

D/A轉(zhuǎn)換器完成數(shù)字量→模擬量的轉(zhuǎn)換，這在計(jì)算機(jī)和虛擬信號(hào)發(fā)生器中應(yīng)用非常普遍。一、D/A轉(zhuǎn)換器特性及連接

D/A轉(zhuǎn)換器一般是根據(jù)自己的需要選擇相應(yīng)數(shù)據(jù)位寬度和速度的D/A轉(zhuǎn)換芯片，在選擇D/A轉(zhuǎn)換器芯片時(shí)一般考慮如下指標(biāo)：

第三頁(yè)，共六十七頁(yè)，2022年，8月28日（1）分辨率：

指D/A轉(zhuǎn)換器能轉(zhuǎn)換的二進(jìn)制的位數(shù)。位數(shù)多分辨率就高。（2）轉(zhuǎn)換時(shí)間：

指數(shù)字量輸入到完成轉(zhuǎn)換、輸出達(dá)到最終值并穩(wěn)定為止所需的時(shí)間。一般電流型D/A轉(zhuǎn)換器在幾秒到幾百微秒之內(nèi)；而電壓型D/A轉(zhuǎn)換器轉(zhuǎn)換較慢，取決于運(yùn)算放大器的響應(yīng)時(shí)間。第四頁(yè)，共六十七頁(yè)，2022年，8月28日（3）精度：

指D/A轉(zhuǎn)換器實(shí)際輸出與理論值之間的誤差，一般采用數(shù)字量的最低有效位作為衡量單位（如1/2LSB）。如D/A分辨率為20mV，則精度為±10mV.（4）線性度：當(dāng)數(shù)字量變化時(shí)，D/A轉(zhuǎn)換器輸出的模擬量按比例變化的程度。2、D/A轉(zhuǎn)換器的連接特性第五頁(yè)，共六十七頁(yè)，2022年，8月28日DAC（數(shù)字模擬變換集成電路）是系統(tǒng)或設(shè)備中的一個(gè)功能器件，當(dāng)將它接入系統(tǒng)時(shí)，不同的應(yīng)用場(chǎng)合對(duì)其輸入輸出有不同的要求，一般考慮以下幾方面：（1）輸入緩沖能力：

DAC的輸入緩沖能力是非常重要的，具有緩沖能力（數(shù)據(jù)寄存器）的DAC芯片可直接與CPU或系統(tǒng)總線相連，否則必須添加鎖存器。第六頁(yè)，共六十七頁(yè)，2022年，8月28日（2）輸入碼制：

DAC輸入有二進(jìn)制BCD碼兩種，對(duì)于單極性DAC可接收二進(jìn)制和BCD碼；雙極性DAC接收偏移二進(jìn)制或補(bǔ)碼。（3）輸出模擬量的類型：

DAC輸出有電流型和電壓型兩種，用戶可根據(jù)需要選擇，也可進(jìn)行電流→電壓轉(zhuǎn)換。（4）輸出模擬量的極性：

DAC有單極性和雙極性兩種，如果要求輸出有正負(fù)變化，則必須使用雙極性DAC芯片。第七頁(yè)，共六十七頁(yè)，2022年，8月28日二、D/A轉(zhuǎn)換器與微處理器的接口方法1、接口任務(wù)

D/A轉(zhuǎn)換器工作時(shí)，只要CPU把數(shù)據(jù)送入它的輸入端，就開(kāi)始轉(zhuǎn)換，是一種無(wú)條件傳送。DAC芯片與CPU或系統(tǒng)總路線連接時(shí)，可從數(shù)據(jù)總線寬度是否與DAC位數(shù)據(jù)匹配、DAC是否具有數(shù)據(jù)寄存器兩個(gè)方面來(lái)慮，一般有下面幾種情況：第八頁(yè)，共六十七頁(yè)，2022年，8月28日（2）當(dāng)DAC位數(shù)與數(shù)據(jù)總線寬度相同，DAC沒(méi)有數(shù)據(jù)寄存器時(shí)，必須外加鎖存器或I/O接口芯片（如8255A等）才能與CPU連接。當(dāng)DAC位數(shù)大于數(shù)據(jù)總線寬度，DAC無(wú)論有無(wú)數(shù)據(jù)寄存器時(shí)，都必須外加鎖存器或I/O接口芯片才能與CPU相連接。（1）當(dāng)DAC位數(shù)與數(shù)據(jù)總線寬度相同，具有數(shù)據(jù)緩沖能力時(shí)，可直接與CPU連接。第九頁(yè)，共六十七頁(yè)，2022年，8月28日2、接口電路結(jié)構(gòu)形式1、中小規(guī)模邏輯芯片構(gòu)成接口電路與CPU連接2、通用并行IO接口芯片與CPU連接3、GAL器件10.2D/A轉(zhuǎn)換器接口電路設(shè)計(jì)1.片內(nèi)無(wú)三態(tài)輸入緩沖器的8位DA轉(zhuǎn)換接口設(shè)計(jì)P260第十頁(yè)，共六十七頁(yè)，2022年，8月28日2.片內(nèi)有三態(tài)輸入緩沖器的8位DA轉(zhuǎn)換接口設(shè)計(jì)

DAC0832是一片典型的8位DAC芯片，其引腳和內(nèi)部結(jié)構(gòu)如圖10-2所示。2019181716151413121112345678910VCCILEWR2XFERDI4DI5DI6DI7IOUT1IOUT2CSWR1AGNDDI3DI2DI1DI0VREFRFBDGND第十一頁(yè)，共六十七頁(yè)，2022年，8月28日8位輸入寄存器8位DAC寄存器8位D/A寄存器DI7~DI10ILELE1LE2CSWR1WR2XFERVREFIOUT2IOUT1RFBAGND(模擬地)圖10-2DAC0832引腳及內(nèi)部結(jié)構(gòu)第十二頁(yè)，共六十七頁(yè)，2022年，8月28日D7~D0IOWA9~A0AEN系統(tǒng)總線DI0~7WR1ILECSDAC0832譯碼器WR2XFERDGNDVerfRfbI01I02AGND+-AR+5VVout圖10-3DAC0832單緩沖方式連接+5V200H第十三頁(yè)，共六十七頁(yè)，2022年，8月28日DAC0832有三種工作方式：（1）雙緩沖方式（2）單緩沖方式（3）直通方式注：在DAC實(shí)際連接中，要注意區(qū)分“模擬地”和“數(shù)字地”的連接，為了避免信號(hào)串?dāng)_，數(shù)字量部分只能連接到數(shù)字地，而模所量部分只能連接到模擬地。采用單緩沖方式連接如圖10-3所示。利用DAC可實(shí)現(xiàn)任意波形（如鋸齒波、三角波、正弦波等）的輸出，如輸出鋸齒波、三角波的程序段如下：

第十四頁(yè)，共六十七頁(yè)，2022年，8月28日2.12位DAC連接

由于微機(jī)的I/O指令一次只能輸出8位數(shù)據(jù)，因此對(duì)于數(shù)據(jù)寬度大于8位DAC只能分兩次輸入數(shù)據(jù)，為此一般大于8位數(shù)據(jù)寬度的DAC內(nèi)部均設(shè)計(jì)有兩級(jí)數(shù)據(jù)緩沖，如12位DAC1210內(nèi)部就有兩級(jí)數(shù)據(jù)緩沖，內(nèi)部結(jié)構(gòu)如圖10-4所示。第十五頁(yè)，共六十七頁(yè)，2022年，8月28日8位輸入鎖存器4位輸入鎖存器12位DAC存儲(chǔ)器12位相乘型D/A轉(zhuǎn)換器LELELELSBMSBDI1115DI1016DI917DI818DI719DI620DI54DI45DI36DI27DI18DI09BYTE123/BYTE2CS1WR12WR121WR22210Vref14Iout213Iout111Rfb24Vcc3AGND24DGND圖10-4DAC1210內(nèi)部結(jié)構(gòu)第十六頁(yè)，共六十七頁(yè)，2022年，8月28日D7D6D5D4D3D2D1D0DI11DI10DI9DI8DI7DI6DI5DI4DI3DI2DI1DI0譯碼器Y0IOWAENABY1Y2系統(tǒng)總線WR1WR2BYTE1/BYTE2XFERCSVccAGND-+A1-+A2Rfb+-A310110222k-12V+12VW110k10kVoutW222k-12VVrefDGND+5V+12V2DW7C470200W31K1004.7uF圖10-5DAC121與CPU連接第十七頁(yè)，共六十七頁(yè)，2022年，8月28日ADC0832RFBD7~D0IOUT1IOUT2D7~D0D7~D0XFERCSAGNDVccDGNDWR1WR2ILFVREF200~20FHCSA0IOW+5V+12V10K-12V200PAOUT+12V10K1K1MLF351圖10-6DAC0832電路第十八頁(yè)，共六十七頁(yè)，2022年，8月28日2.A/D轉(zhuǎn)換器

用DAC來(lái)構(gòu)成ADC的應(yīng)用情況較少，圖10-7所示為DAC構(gòu)成ADC的一種應(yīng)用方法。LM710+-4.7K-12VRfbI01I02AGNDDI7~DI0VccVrefDGNDDAC0832++5V8255APC0PA7~PA7CS200H~207HDB7~DB0圖5-7DAC構(gòu)成ADC原理圖+12V+5V4.7K第十九頁(yè)，共六十七頁(yè)，2022年，8月28日10.2A/D轉(zhuǎn)換接口

在數(shù)據(jù)采集和過(guò)程控制中，被采集對(duì)象往往是連續(xù)變化的物理量（如溫度、壓力。聲波等），由于計(jì)算機(jī)只能處理離散的數(shù)字量，需要對(duì)連續(xù)變化的物理轉(zhuǎn)換為數(shù)字量,這一操作過(guò)程就是A/D轉(zhuǎn)換。一、A/D轉(zhuǎn)換原理

A/D轉(zhuǎn)換的原理很多,常見(jiàn)的有雙積分式、逐次逼近式、計(jì)數(shù)式等，輸出碼制有二進(jìn)制、BCD碼等，輸出數(shù)據(jù)寬度有8位、12位、16位、20位等（二進(jìn)制）和位、位于（BCD碼）。作過(guò)程就是A/D轉(zhuǎn)換。第二十頁(yè)，共六十七頁(yè)，2022年，8月28日1.雙積分型A/D轉(zhuǎn)換器

雙積分型A/D轉(zhuǎn)換器是將輸入電壓變換成與平均值成正比的時(shí)間間隔，然后利用計(jì)數(shù)器測(cè)量時(shí)間間隔，如圖10-8所示。

±Vin+VR-VR+-+-控制邏輯計(jì)數(shù)器/鎖存器譯碼器/顯示器時(shí)鐘發(fā)生器K4K1K2K3COMPoutC積分器比較器R圖10-8雙積分型A/D轉(zhuǎn)換器框圖第二十一頁(yè)，共六十七頁(yè)，2022年，8月28日

雙積分型A/D轉(zhuǎn)換器完成一次模一數(shù)轉(zhuǎn)換需要三個(gè)階段：積分（采樣：K1導(dǎo)通）、反積分（比較：K3導(dǎo)通）和結(jié)束階段（K4導(dǎo)通）。雙積器對(duì)正極性電壓輸出波形如圖10-9所示。t1t2t3t4t1t2t3t4T1T2T3V2V10-V1+V2圖10-9雙積分型A/D轉(zhuǎn)換器輸出波形第二十二頁(yè)，共六十七頁(yè)，2022年，8月28日

通過(guò)輸出波形可求出：Vin=VR/Nm×NX,式中：VR參考電壓，Nm參考電壓計(jì)數(shù)值，NX輸入電壓計(jì)數(shù)值?？梢?jiàn)，雙積分型A/D轉(zhuǎn)換器輸出與時(shí)間常數(shù)RC無(wú)關(guān)，消除了斜坡電壓的各種誤差，由于經(jīng)過(guò)兩次積分可消除干擾對(duì)轉(zhuǎn)換結(jié)果的影響。2.逐次逼近式A/D轉(zhuǎn)換器逐次逼近式A/D轉(zhuǎn)換器原理如圖10-10所示，當(dāng)轉(zhuǎn)換器接收到啟動(dòng)信號(hào)后，逐次逼近寄存器清0，通過(guò)內(nèi)部D/A轉(zhuǎn)換器輸出使輸出電壓V0為0，啟動(dòng)信號(hào)結(jié)束后開(kāi)始A/D轉(zhuǎn)換。第二十三頁(yè)，共六十七頁(yè)，2022年，8月28日8位D/A轉(zhuǎn)換器逐次逼近寄存器緩沖寄存器控制電路D7~D0CLK啟動(dòng)信號(hào)轉(zhuǎn)換結(jié)束比較器：Vi＞V0輸出為“1”Vi≤V0輸出為“0”Vi輸出模擬電壓V0+-圖10-10逐次逼近式A/D轉(zhuǎn)換器二、A/D轉(zhuǎn)換器特性

A/D轉(zhuǎn)換器的功能是把模擬量轉(zhuǎn)換為數(shù)字量，其主要參數(shù)：第二十四頁(yè)，共六十七頁(yè)，2022年，8月28日（1）分辨率：指A/D轉(zhuǎn)換器可轉(zhuǎn)換成數(shù)字量的最小電壓（量化階梯），如8為ADC滿量程為5V,則分辨率為5000mV/256=20mV，也就是說(shuō)當(dāng)模擬電壓小于20mV，ADC就不能轉(zhuǎn)換了，所以分辨率一般表示式為：分辨率=Vref/2位數(shù)（單極性）或分辨率=（V+ref-V-ref)/2位數(shù)（雙極性）（2）轉(zhuǎn)換時(shí)間：指從輸入啟動(dòng)轉(zhuǎn)換信號(hào)到轉(zhuǎn)換結(jié)束，得到穩(wěn)定的數(shù)字量輸出的時(shí)間。一般轉(zhuǎn)換速度越好（特別是動(dòng)態(tài)信號(hào)采集），常見(jiàn)有超高速（轉(zhuǎn)換時(shí)間<1ns）、高速（轉(zhuǎn)換時(shí)間<1μs）、中速（轉(zhuǎn)換時(shí)間<1ms）和低速（轉(zhuǎn)換時(shí)間<1s)等。

第二十五頁(yè)，共六十七頁(yè)，2022年，8月28日如果采集對(duì)象是動(dòng)態(tài)連續(xù)信號(hào)，要求f采≥2f信，也就是說(shuō)必須在信號(hào)的一個(gè)周期內(nèi)采集2個(gè)以上的數(shù)據(jù)，才能保證信號(hào)形態(tài)被還原（避免出殃“假頻”），這就是“最小采樣”原理。若f信=20kHz，則f采≥40kHz，其轉(zhuǎn)換時(shí)間要求≤25μs.（3）量化精度：指A/D轉(zhuǎn)換器實(shí)際輸出與理論值之間的誤差，一般采用數(shù)字量的最低有效位作為衡量單位（如±1/2LSB）。（4）線性度：當(dāng)模擬量變化時(shí)，A/D轉(zhuǎn)換器輸出的數(shù)字量按比例變化的程度。第二十六頁(yè)，共六十七頁(yè)，2022年，8月28日三、A/D轉(zhuǎn)換電路1.接口形式（1）與CPU直接相連：當(dāng)ADC芯片內(nèi)部帶有數(shù)據(jù)輸出鎖存器和三態(tài)門時(shí)（如AD574、ADC0809等），它們的數(shù)據(jù)輸出可直接與CPU或數(shù)據(jù)總線相連。（2）用三態(tài)門與CPU相連：對(duì)于內(nèi)部不帶數(shù)據(jù)輸出鎖存器的ADC芯片（如ADC1210、AD570等），需外接三態(tài)鎖存器后才能與CPU或系統(tǒng)總線相連。（3）通過(guò)I/O接口芯片與CPU相連：無(wú)論ADC內(nèi)部有無(wú)數(shù)據(jù)鎖存器，都可以通過(guò)I/O接口芯片（并行或串行）與CPU或系統(tǒng)總線相連的，這樣可簡(jiǎn)化接口電路。第二十七頁(yè)，共六十七頁(yè)，2022年，8月28日（4）DMA傳送數(shù)據(jù)：當(dāng)ADC采樣速率很高（fs>1MHz），一般數(shù)據(jù)傳送方式不能達(dá)到數(shù)據(jù)傳送要求，導(dǎo)致數(shù)據(jù)丟失。2.ADC連接實(shí)例（1）8位ADC連接與編程

ADC0809是逐次逼近式的8位ADC芯片，引腳和內(nèi)部結(jié)構(gòu)圖10-11（a)(b)所示。2827262524232221201912345678910IN2IN1IN0ADDAADDBADDCALED7D6D5IN3IN4IN5IN6IN7STARTEOCD3OECLK1112131418171615D4D0VREF-D2VCCVREF+GNDD1ADC0809(a)第二十八頁(yè)，共六十七頁(yè)，2022年，8月28日8路模擬開(kāi)關(guān)地址鎖存譯碼電子開(kāi)關(guān)逐次逼近寄存器控制與時(shí)序解碼網(wǎng)絡(luò)STARTCLK三態(tài)門VCCGNDVREF(+)VREF(-)OEEOCIN0IN7ADDCADDBADDAALE··圖10-11ADC0809引腳與內(nèi)部結(jié)構(gòu)第二十九頁(yè)，共六十七頁(yè)，2022年，8月28日START是ADC0809的A/D轉(zhuǎn)換啟動(dòng)信號(hào)，高電平時(shí)內(nèi)部逐次逼近寄存器清0，由1→0變化時(shí)開(kāi)始A/D轉(zhuǎn)換，信號(hào)寬度>100ns.CLK為時(shí)鐘信號(hào)，最大為600KHz.ADC0809設(shè)圖10-12所示電路的CS=220～227H，采用中斷方式的采集程序如下：IN0IN1IN2IN3IN4IN5IN6IN7Q0Q1Q2Q31ACLKOEStartALEA0A1A2IRQ2EOC+5V+5V8MHzIORIOW220H~227H圖10-12ADC0809典型連接第三十頁(yè)，共六十七頁(yè)，2022年，8月28日(2)12位ADC連接與編程

ADC574A是具有三態(tài)輸出鎖存器的12位逐次比較ADC芯片，轉(zhuǎn)換速度快（25us）,是目前國(guó)內(nèi)使用最廣泛的ADC芯片之一。

ADC574A可并行輸出12位數(shù)據(jù)，也可以分兩次輸出（先高8位，后低4位）數(shù)據(jù)；既可進(jìn)行8位轉(zhuǎn)換，也可進(jìn)行12位A/D轉(zhuǎn)換。

ADC574的引腳定義和控制信號(hào)工作時(shí)序如圖10-13所示。第三十一頁(yè)，共六十七頁(yè)，2022年，8月28日2827262524232221201912345678910STSDB11DB10DB9DB8DB7DB6DB5DB4DB3+5V12/8CSA0R/CCE+15VREFOUTAGNDREFIN1112131418171615DB2DB1DB0DGND-15VBIP10VIN20VINADC574ACSCER/CA0STSDB7~DB0圖5-13AD574A引腳定義和工作時(shí)序第三十二頁(yè)，共六十七頁(yè)，2022年，8月28日

設(shè)圖10-14所示電路中譯碼器對(duì)A9～A1進(jìn)行譯碼，Y0=210H、D7~D0譯碼器PC總線AENA9~A0IOWIORADC574ADB11~DB4DB3~DB0STSCSA0R/CCE12/8VccVee10Vin20VinREFinREFoutBIPOFFDCACVin+15V-15V圖10-14AD574通過(guò)并行接口芯片與系統(tǒng)總線相連D3~D0第三十三頁(yè)，共六十七頁(yè)，2022年，8月28日四、數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

該數(shù)據(jù)采集接口板可對(duì)16路模擬信號(hào)進(jìn)行采集，

A/D變換精度為5V/212=1.2mV，接口板具有數(shù)據(jù)保持電路，可對(duì)變化的模擬信號(hào)進(jìn)行實(shí)時(shí)采集。1.多路轉(zhuǎn)換開(kāi)關(guān)

16路模擬信通過(guò)多路轉(zhuǎn)換開(kāi)關(guān)芯片AD7506進(jìn)行切換，AD7506是一個(gè)16→1的模式電子開(kāi)關(guān)，用于切換16個(gè)被測(cè)模擬信號(hào)輸入端，使16路模式信號(hào)的采集共享一片ADC轉(zhuǎn)換器。第三十四頁(yè)，共六十七頁(yè)，2022年，8月28日2.采樣/保持器接口板的采樣/保持器采用AD582芯片，采樣/保持狀態(tài)的控制由差分邏輯輸入端+LogicIN和-Logicin完成，模擬信號(hào)的輸入通過(guò)IN+和IN-端輸入。3.ADC與DAC轉(zhuǎn)換器接口板的A/D轉(zhuǎn)換采用ADC574芯片，DAC采用DAC1210芯片，這兩個(gè)芯片均是12位的ADC和DAC轉(zhuǎn)換芯片，可保證A/D的信號(hào)通過(guò)D/A轉(zhuǎn)換器進(jìn)行完全的回放。第三十五頁(yè)，共六十七頁(yè)，2022年，8月28日4.地址譯碼器接口板的地址譯碼器采用3片74LS136異或門芯片和一片74LS138譯碼器芯片構(gòu)成，接口板采用跳線K對(duì)I/O地址進(jìn)行設(shè)置和改變。5.工作原理及程序控制該接口板的主要操作有通道選擇命令、啟動(dòng)ADC轉(zhuǎn)換命令、查詢ADC轉(zhuǎn)換是否結(jié)束、讀取ADC轉(zhuǎn)換數(shù)據(jù)等A/D轉(zhuǎn)換器方面的命令，以及發(fā)送DAC轉(zhuǎn)換數(shù)據(jù)、啟動(dòng)DAC轉(zhuǎn)換器等。第三十六頁(yè)，共六十七頁(yè)，2022年，8月28日虛擬儀器軟件GPIB接口ADC接口DAC接口VXI接口LAN接口虛擬儀器物理硬件圖10-15虛擬儀器構(gòu)成五、虛擬儀器技術(shù)1.虛擬儀器基本結(jié)構(gòu)虛擬儀器由儀器物理硬件、硬件接口和計(jì)算機(jī)上運(yùn)行的虛擬器軟件三部分構(gòu)成，如圖10-15所示。第三十七頁(yè)，共六十七頁(yè)，2022年，8月28日2.虛擬儀器主要技術(shù)傳統(tǒng)儀器由信號(hào)采集和控制、信號(hào)分析和處理、結(jié)果表達(dá)和輸出三部分組成，虛擬儀器也不例外，它需要能實(shí)現(xiàn)信號(hào)采集和控制的插卡、接口等硬件支持，同時(shí)還需要能實(shí)現(xiàn)各種信號(hào)分析、處理，以滿足多種測(cè)試功能的分析的支持。3.虛擬儀器軟件虛擬儀器的軟件主要由硬件驅(qū)動(dòng)程序、控制軟件和圖形化用戶接口等三部分組成。4.虛擬儀器應(yīng)用目前，虛擬儀器的應(yīng)用越來(lái)越廣，在基于計(jì)算機(jī)的測(cè)試、測(cè)量、數(shù)據(jù)采集、監(jiān)控、控制等方面占有重要的地位。第三十八頁(yè)，共六十七頁(yè)，2022年，8月28日

10.4A/D轉(zhuǎn)換器接口電路設(shè)計(jì)-----查詢方式一、12位A/D轉(zhuǎn)換器接口設(shè)計(jì)1、要求進(jìn)行12位轉(zhuǎn)換，轉(zhuǎn)換結(jié)果分兩次輸出，以左對(duì)齊方式存放在首址為400H的內(nèi)存區(qū)。共采集64個(gè)數(shù)據(jù)。ADC與CPU之間采用查詢方式交換數(shù)據(jù)，采用AD574A作為A/D轉(zhuǎn)換器。2、分析

AD574A是具有三態(tài)輸出鎖存器的A/D轉(zhuǎn)換器，它可以作12位轉(zhuǎn)換，也可作8位轉(zhuǎn)換。3、設(shè)計(jì)

第三十九頁(yè)，共六十七頁(yè)，2022年，8月28日擴(kuò)展槽D0~D7PCAENAO~9IOWIORDB4~11DB0~3STSAD574ACS-A0R/CCE12/8VccVee10VIN20VINREFINREFOUTBIPOFFDGAGD774LS125譯碼A0&&Y1Y0Y2+15V-15V圖10.10AD574與CPU連接原理圖（1）硬件連接第四十頁(yè)，共六十七頁(yè)，2022年，8月28日AD574內(nèi)部有三態(tài)輸出鎖存器，故數(shù)據(jù)輸出線可直接與系統(tǒng)數(shù)據(jù)線相連，將AD574A的12條輸出數(shù)據(jù)線的高8位接到系統(tǒng)總線的D0～D7，而把低4位接到數(shù)據(jù)總線的高4位，低4位補(bǔ)0，以實(shí)現(xiàn)左對(duì)齊。轉(zhuǎn)換結(jié)束狀態(tài)信號(hào)STS，通過(guò)三態(tài)門74LS125接到數(shù)據(jù)線D7上。要求分兩次傳送，故將12/8接數(shù)字地。CE接VCC,允許工作。第四十一頁(yè)，共六十七頁(yè)，2022年，8月28日例如：轉(zhuǎn)換啟動(dòng)端口設(shè)置為312H，其中包含A0=0，以實(shí)現(xiàn)12位轉(zhuǎn)換。讀數(shù)據(jù)端口設(shè)置了兩個(gè)，一個(gè)是12H，包含A0=0，讀高字節(jié)；一個(gè)是311H，包含A0=1，讀低字節(jié)。圖中I/O端口地址譯碼有三個(gè)端口地址：

Y0=310，為狀態(tài)口；Y1=311H，為數(shù)據(jù)口（低4位）；

Y2=312上，為轉(zhuǎn)換啟動(dòng)控制口/數(shù)據(jù)口（高8位）。第四十二頁(yè)，共六十七頁(yè)，2022年，8月28日（2）軟件編程根據(jù)題目的要求和信號(hào)的時(shí)序關(guān)系，其數(shù)據(jù)采集的程序段如下： MOVCX，40H；采集次數(shù)

MOVSI，400H；存放數(shù)據(jù)內(nèi)存首址START：MOVDX，312H；12位轉(zhuǎn)換（A0=0）

MOVAL，0H；寫入的數(shù)據(jù)可以取任意值

OUTDX，AL；轉(zhuǎn)換啟動(dòng)（CS，及R/C均置0，

CE置1）

MOVDX，310H；讀狀態(tài)，Y0=0，打開(kāi)三態(tài)門

L：INAL，DXANDAL，80H；檢查D7=STS=0？

JNZL；不為0，轉(zhuǎn)換已結(jié)束，則等待

MOVDX，311H；為0，轉(zhuǎn)換已結(jié)束，先讀低4位 （A0=1）第四十三頁(yè)，共六十七頁(yè)，2022年，8月28日INAL，DXANDAL，0F0H；屏蔽低4位

MOV[SI]，AL；送內(nèi)存

INCSI；內(nèi)存地址加1MOVDX，312H；再讀高8位（A0=0）

INAL，DX MOV[SI]，AL；送內(nèi)存

INCSI；內(nèi)存地址+1 DECCX；采集次數(shù)減1 JNZSTART；未完，繼續(xù)

MOVAX，4C00H；已完，程序退出

INT21H第四十四頁(yè)，共六十七頁(yè)，2022年，8月28日

10.5A/D轉(zhuǎn)換器接口電路設(shè)計(jì)----中斷方式一、單板機(jī)系統(tǒng)的中斷方式數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)1、要求2、電路分析與設(shè)計(jì)

1、硬件ADC0804,DAC0832,8259中斷控制器;

（P276,圖10.15）

2、程序設(shè)計(jì)(P277)第四十五頁(yè)，共六十七頁(yè)，2022年，8月28日D0D7D8D11D0-D7D0-D3D0D3D4D11D0-D7D7-D4第四十六頁(yè)，共六十七頁(yè)，2022年，8月28日

10.6A/D轉(zhuǎn)換器接口電路設(shè)計(jì)----DMA方式一、采用DMA方式的A/D轉(zhuǎn)換器接口電路分析與設(shè)計(jì)1、要求要求8位A/D轉(zhuǎn)換器，共采集4K個(gè)字節(jié)數(shù)據(jù)，采集的數(shù)據(jù)用DMA方式，送到從30400H開(kāi)始的內(nèi)存保存，以待處理，內(nèi)存地址以+1方式修改。使用DMAC8237A-5的通道1，單一傳送方式。2、電路分析與設(shè)計(jì)根據(jù)上述要求，采用如圖10.22所示的電路可以實(shí)現(xiàn)DMA方式的數(shù)據(jù)采集任務(wù)。第四十七頁(yè)，共六十七頁(yè)，2022年，8月28日CDU1QRA/DEOCSTARTINS/HAQPRRU2&1RDD0~7DACK1RESET≥1IORDIRABLS245GD0~7LS32LS08DREQ1Vcc至CMAC圖10.22DMA方式的A/D接口原理圖第四十八頁(yè)，共六十七頁(yè)，2022年，8月28日二、初始化編程1、分析在PC機(jī)系列微機(jī)中，由于BIOS已對(duì)8237A-5進(jìn)行了初始化，故用戶程序并不需要對(duì)所有16個(gè)寄存器逐一編程，根據(jù)題意只涉及以下幾個(gè)操作及對(duì)應(yīng)的寄存器。①選定傳送通道及工作方式，使用工作方式及對(duì)應(yīng)的寄存器。②設(shè)置DMA屏蔽字，使用屏蔽寄存器，端口=0BH。

第四十九頁(yè)，共六十七頁(yè)，2022年，8月28日③設(shè)定傳輸?shù)目傋止?jié)數(shù)，使用字節(jié)數(shù)寄存器，端口=03H（通道1）。④設(shè)定傳送的存儲(chǔ)器地址，使用地址寄存器，端口=02H（通道1）。⑤寫清除先/后觸發(fā)器，使用地址寄存器，端口=0CH。

2、編程第五十頁(yè)，共六十七頁(yè)，2022年，8月28日10.7超高速數(shù)據(jù)采集系統(tǒng)一、超高速視頻閃爍A/D轉(zhuǎn)換器

近年來(lái)VISI技術(shù)的突破性成就使得采用全并行直接轉(zhuǎn)換方式的閃爍型ADC能達(dá)到較高分辨率，一般為4~10位，其采樣速率高達(dá)1～800MSA/s。如模擬器件公司生產(chǎn)的AD9048，采樣速率可達(dá)35MSA/s，分辨率為8位。1、AD9048閃爍A/D轉(zhuǎn)換器原理一種典型的閃爍A/D轉(zhuǎn)換器的原理框圖如圖10.23所示。第五十一頁(yè)，共六十七頁(yè)，2022年，8月28日+VREF

模擬量輸入+-+-+-+-+-解碼邏輯輸出寄存器2N-1R比較器RRRR-VREF采樣時(shí)鐘NN……

圖10.23N位閃爍ADC內(nèi)部框圖第五十二頁(yè)，共六十七頁(yè)，2022年，8月28日

在閃爍ADC中，模擬輸入信號(hào)被同時(shí)加在2N-1個(gè)可鎖存的比較器上，這里N為ADC的分辨率位數(shù)。

AD9048內(nèi)部主要由3個(gè)功能塊構(gòu)成：比較器陣列、解碼邏輯和輸出鎖存器。在比較器陣列內(nèi)，模擬輸入信號(hào)將與255個(gè)參電壓進(jìn)行比較，當(dāng)模擬輸入信號(hào)電壓比參考電壓高，比較器的輸出為高（1），反之輸出為低（0）。輸入到解碼邏輯中并被換成二進(jìn)制碼，第五十三頁(yè)，共六十七頁(yè)，2022年，8月28日二、一個(gè)30MHz采樣頻率的數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)1、在板存儲(chǔ)器方式雖然8237A-5DMAC能夠?yàn)榇鎯?chǔ)器和I/O之間提供高達(dá)1.5MB/s的數(shù)據(jù)傳輸率，但對(duì)采用AD9048可達(dá)35MSA/s的數(shù)據(jù)采集系統(tǒng)還是不能滿足實(shí)時(shí)傳送的要求。為此，一般采用在板存儲(chǔ)器（on-boardRAM）方式傳送數(shù)據(jù)。第五十四頁(yè)，共六十七頁(yè)，2022年，8月28日地址計(jì)數(shù)器高速緩存器D0~D7（至PC內(nèi)存）閃爍ADC控制電路A(模擬量輸入）CLK(轉(zhuǎn)換時(shí)鐘）

圖10.25在板存儲(chǔ)器的結(jié)構(gòu)框圖第五十五頁(yè)，共六十七頁(yè)，2022年，8月28日2.硬件設(shè)計(jì)圖10.26為一個(gè)30MHz超高速數(shù)據(jù)采集系統(tǒng)的接口電路原理圖，其中包括了閃爍A/D轉(zhuǎn)換器AD9048，高速RAM，地址計(jì)數(shù)器和相應(yīng)的控制邏輯。（1）數(shù)據(jù)采集和在板存儲(chǔ)操作（2）數(shù)據(jù)讀取操作3.軟件編程設(shè)在板RAM的容量為8KB，要求將采集的數(shù)據(jù)存入內(nèi)存從32000H開(kāi)始的連續(xù)空間內(nèi)，其程序段如下：；寫端口定義

RESET-ADDRESSEQU？；地址計(jì)數(shù)器清零端口

STARTEQU？；啟動(dòng)轉(zhuǎn)換端口第五十六頁(yè)，共六十七頁(yè)，2022年，8月28日ADCVINAD9048D1~8CONVERTA高速緩沖器RAMWECEA74LS244（2）YIG2GA74LS244（2）YIG2G至PCD0~D7OSC≥174LS32&A0~19CP

地址計(jì)數(shù)器

TCPERD-DATA1RESET-ADDRESSDQPDRDENABLE74LS7474LS74STARTD0START第五十七頁(yè)，共六十七頁(yè)，2022年，8月28日；讀端口定義STATEEQU？；狀態(tài)端口RD-DATAEQU？；讀數(shù)據(jù)端口SAMPLESIZEEQUIFFFH；采樣次數(shù)為8KDATACONVERIONPROCMOVDX，RESET-ADDRESS；對(duì)RESET-ADDRESS端口 作一次寫作操OUTDX，AL；使地址計(jì)數(shù)器清零MOVDX，STATE；對(duì)START端口進(jìn)行一次寫作， 啟動(dòng)AD轉(zhuǎn)換OUTDX，ALMOVDX，STATE；讀狀態(tài)口檢測(cè)轉(zhuǎn)換是否完畢第五十八頁(yè)，共六十七頁(yè)，2022年，8月28日RE-TEST：INAL，DXANDAL，01；D0=1？JZRE-TEST；未轉(zhuǎn)換完畢，繼續(xù)轉(zhuǎn)換

MOVES，3000H；內(nèi)存區(qū)首址的段地址MOVDI，2000H