時序邏輯電路分析與設計

第六章時序邏輯電路分析與設計6.1時序邏輯電路的基本概念6.2同步時序邏輯電路的分析6.4同步時序邏輯電路的設計6.5典型的時序邏輯集成電路6.6時序可編程邏輯器件6.3異步時序邏輯電路的分析

6.5常用的時序邏輯模塊電路

6.5.1寄存器和移位寄存器

6.5.2計數器6.5.1寄存器和移位寄存器一、寄存器

寄存器用于存儲一組二進制數。

一個觸發(fā)器能存儲1位二進制代碼，存儲n位二進制代碼的寄存器需要用n個觸發(fā)器組成。寄存器實際上是若干觸發(fā)器的集合。

工作原理：

并行輸入、并行輸出方式D觸發(fā)器組成的4位寄存器二、移位寄存器移位寄存器除了具有寄存器的功能外，還有移位功能。即所存儲的代碼在時鐘信號的作用下可實現(xiàn)左移或右移。主要用于數據的串-并行轉換，數據運算（乘、除等）。(1)基本移位寄存器串行數據輸入端串行數據輸出端并行數據輸出端移位寄存器的狀態(tài)轉換表：DSI=11010000,從高位開始輸入

經過4個CP脈沖作用后，從DS端串行輸入的數碼就可以從Q0Q1Q2Q3并行輸出。串入并出

經過7個CP脈沖作用后，從DSI端串行輸入的數碼就可以從DO端串行輸出。串入串出（2）雙向移位寄存器74HC/HCT194邏輯電路圖：Q0Q1Q2Q3DSRS1S0DI0DI1DI2DI3

DSLCR

CP

74HC/HCT19474HCT194的功能表

7D3D2D1D0DI3*DI2*DI1*DI0*↑××HHH6H××××↑H×LHH5L××××↑L×LHH4H××××↑×HHLH3L××××↑×LHLH2×××××××LLH1LLLL×××××××××LDI3DI2DI1DI0左移DSL右移DSRS0S1行并行輸入時鐘CP串行輸入控制信號清零輸出輸入雙向移位寄存器74194功能擴展用2片擴展成的一個8位雙向移位寄存器：DSRDSLQ0Q1Q2Q3Q4Q5Q6Q7例：移位寄存器T4194和3-8譯碼器74138組成的時序電路如圖所示，分析該電路功能：（1）列出該時序電路的狀態(tài)轉移圖；（2）寫出電路輸出Z產生的序列。

CRDSRDSLID0ID1ID2ID3分析：當S0的啟動脈沖來時：S1S0=11，寄存器置數，Q0Q1Q2Q3=ID0ID1ID2ID3=1110（Z=0），此時A2A1A0=110，所以Y6=0，DSL=1；當S0的啟動脈沖過后：S1S0=10，寄存器左移，Q0Q1Q2Q3=Q1Q2Q3DSL第1個CP脈沖上升沿：Q0Q1Q2Q3=1101（Z=1），Y5=0，DSL=0；第2個CP脈沖上升沿：Q0Q1Q2Q3=1010（Z=0），Y2=0，DSL=0；第3個CP脈沖上升沿：Q0Q1Q2Q3=0100（Z=0），Y4=0，DSL=1；第4個CP脈沖上升沿：Q0Q1Q2Q3=1001（Z=1），Y1=0，DSL=1；第5個CP脈沖上升沿：Q0Q1Q2Q3=0011（Z=1），Y3=0，DSL=0；第6個CP脈沖上升沿：Q0Q1Q2Q3=0110（Z=0），Y6=0，DSL=1，回到第1個CP脈沖時的初態(tài)，構成一個循環(huán)；6.5.2計數器計數器的基本功能是記錄某些輸入信號的次數同步計數器異步計數器加計數器減計數器可逆計數器二進制計數器非二進制計數器十進制計數器任意進制計數器加計數器減計數器可逆計數器二進制計數器非二進制計數器十進制計數器任意進制計數器…………用JK觸發(fā)器組成的四位二進制加計數器如圖所示：1.異步計數器四位二進制加計數器狀態(tài)轉換表：狀態(tài)轉換表：四位二進制加計數器時序圖：從時序圖看出：Q0的周期是CP的2倍，Q0叫2分頻輸出端。Q1的周期是CP的4倍，Q1叫4分頻輸出端。Q2的周期是CP的8倍，Q2叫8分頻輸出端。Q3的周期是CP的16倍，Q3叫16分頻輸出端。由JK觸發(fā)器組成的二進制減計數器：四位二進制加計數器狀態(tài)轉換表狀態(tài)轉換表：由D觸發(fā)器組成的減計數器：借位由D觸發(fā)器組成的加計數器：進位CE=0保持不變CE=1計數2.同步計數器典型集成計數器74LVC1612選1數據選擇器(1)原理圖(2)時序圖TC=CET?Q3Q2Q1Q074LVC161邏輯功能表輸入輸出清零預置使能時鐘預置數據輸入計數進位CEPCETCPD3D2D1D0Q3Q2Q1Q0TCL××××××××LLLLLHL××↑D3D2D1D0D3D2D1D0*HHL××××××保持*HH×L×××××保持*HHHH↑××××計數*CR的作用？PE的作用？例1試用74LVC161構成模216的同步二進制計數器。

例2用74LVC161構成九進制加計數器。解：九進制計數器應有9個狀態(tài)，而74LVC161在計數過程中有16個狀態(tài)。如果設法跳過多余的7個狀態(tài)，則可實現(xiàn)模9計數器。(1)反饋清零法

(2)反饋置數法

（1）工作原理置初態(tài)Q3Q2Q1Q0=0001，

①基本環(huán)形計數器狀態(tài)圖3.環(huán)形計數器第一個CP:Q3Q2Q1Q0=0010，

第二個CP:Q3Q2Q1Q0=0100，

第三個CP:Q3Q2Q1Q0=1000，

第四個CP:Q3Q2Q1Q0=0001，

第五個CP:Q3Q2Q1Q0=0010，

a、電路②扭環(huán)形計數器b、狀態(tài)表狀態(tài)編號Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000c、狀態(tài)圖置初態(tài)Q3Q2Q1Q0=0001，

狀態(tài)編號Q4Q3Q2Q1Q0000000100001200011300111401111511111611110711100811000910000譯碼電路簡單,且不會出現(xiàn)競爭冒險4.其它計數器模塊使用方法同上面各計數器，有反饋置數法、反饋清零法注意：功能表中CR和PE是同步還是異步，是指該使能有效時是否與CP有關計數器應用實例1-用74161設計12進制計數器方法一：反饋清零法，穩(wěn)定狀態(tài)0000—1011，1100作為CR控制信號方法二：反饋置數法，穩(wěn)定狀態(tài)0000—1011，1011作為PE控制信號CEPCETCPTCPECRD3D2D1D0Q3Q2Q1Q074161111CPY&反饋清零法CEPCETCPTCCRPED3D2D1D0Q3Q2Q1Q074161000011CPY1&反饋置數法要求：設計可控進制的計數器，當輸入控制變量M=0時工作在5進制，M=1時工作在15進制。計數器應用實例2-用74161設計5/15進制計數器可控進制計數器：方案一：初值相同、終值不同實現(xiàn)不同進制方案二：初值不同、終值相同實現(xiàn)不同進制可控進制計數器5/15：方案一：初值相同、終值不同實現(xiàn)不同進制M=0時為5進制計數器，M=1時為15進制計數器CEPCETCPTCCRPED3D2D1D0Q3Q2Q1Q074161000011CPY1反饋置數法&1M1&11CEPCETCPTCPECRD3D2D1D0Q3Q2Q1Q074161111CPY反饋清零法M可控進制計數器5/15：方案二：初值不同、終值相同實現(xiàn)不同進制M=0時為5進制計數器，M=1時為15進制計數器CEPCETCPTCCRPED3D2D1D0Q3Q2Q1Q0741610011CP1&M1假設終值Q3Q2Q1Q0=1110，初值D3D2D1D0=0000為15進制，初值D3D2D1D0=1010為5進制，即D2D0接0，D3D1接M小結寄存器原理，雙向移位寄存器74194應用計數器原理，集成計數器74161應用：任意進制計數器的構成方法：復位法、置數法。綜合應用課后習題第五版教材（P325）

6.2.56.1.4

6.5.1

6.5.11

6.7時序可編程通用陣列邏輯器件(GAL)(選學)2、輸出結構類型太多，給設計和使用帶來不便。2、輸出端設置了可編程的輸出邏輯宏單元（OLMC）通過編程可將OLMC設置成不同的工作狀態(tài)，即一片GAL便可實現(xiàn)PAL的5種輸出工作模式。器件的通用性強；GAL的優(yōu)點：1、由于采用的是雙極型熔絲工藝，一旦編程后不能修改；PAL的不足：1、采用電可擦除的E2CMOS工藝可以多次編程；3、GAL工作速度快，功耗小6.7.1時序可編程邏輯器件中的宏單元1.通用陣列邏輯（GAL）在PLA和PAL基礎上發(fā)展起來的增強型器件.電路設計者可根據需要編程，對宏單元的內部電路進行不同模式的組合，從而使輸出功能具有一定的靈活性和通用性。6.7.2時序可編程邏輯器件的主要類型2.復雜可編程邏輯器件（CPLD）集成了多個邏輯單元塊，每個邏輯塊就相當于一個GAL器件。這些邏輯塊可以通過共享可編程開關陣列組成的互連資源，實現(xiàn)它們之間的信息交換，也可以與周圍的I/O模塊相連，實現(xiàn)與芯片外部交換信息。3.現(xiàn)場可編程門陣列（FPGA）芯片內部主要由許多不同功能的可編程邏輯模塊組成，靠縱橫交錯的分布式可編程互聯(lián)線連接起來，可構成極其復雜的邏輯電路。它更適合于實現(xiàn)多級邏輯功能，并且具有更高的集成密度和應用靈活性在軟件上，亦有相應的操作系統(tǒng)配套。這樣，可使整個數字系統(tǒng)（包括軟、硬件系統(tǒng)）都在單個芯片上運行，即所謂的SOC技術?？删幊膛c陣列（32X64位）2、GAL舉例——GAL16V8的電路結構圖8個輸入緩沖器2~98個反饋/輸入緩沖器8個三態(tài)輸出緩沖器12~198個輸出邏輯宏單元OLMC輸出使能緩沖器GAL的電路結構與PAL類似，由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路組成，但GAL的輸出端增設了可編程的的輸出邏輯宏單元（OLMC）。通過編程可將OLMC設置為不同的工作狀態(tài)，可實現(xiàn)PAL的所有輸出結構，產生組合、時序邏輯電路輸出。數據選擇器乘積項數據選擇器(2選1)輸出數據選擇器(2選1)三態(tài)數據選擇器(4選1)反饋數據選擇器(4選1)4個數據選擇器：用不同的控制字實現(xiàn)不同的輸出電路結構形式乘積項數據選擇器：根據AC0和AC1(n)決定與邏輯陣列的第一乘積項是否作為或門的一個輸入端。只有在G1的輸出為1時，第一乘積項是或門的一個輸入端。乘積項數據選擇器(2選1)OMUX：根據AC0和AC1(n)決定OLMC是組合輸出還是寄存器輸出模式輸出數據選擇器(2選1)——OMUX三態(tài)數據選擇器(4選1)

三態(tài)數據選擇器受AC0和AC1(n)的控制，用于選擇輸出三態(tài)緩沖器的選通信號?？煞謩e選擇VCC、地、OE和第一乘積項。工作AC0AC1(