EDA 第2章 可編程邏輯器件課件

第2章可編程邏輯器件2.1概述圖2-1基本PLD器件的原理結(jié)構(gòu)圖2.1.1可編程邏輯器件的發(fā)展歷程70年代80年代90年代PROM和PLA器件改進(jìn)的PLA器件GAL器件FPGA器件EPLD器件CPLD器件內(nèi)嵌復(fù)雜功能模塊的SoPC2.1.2可編程邏輯器件的分類圖2-2按集成度(PLD)分類2.2簡單PLD原理2.2.1電路符號表示圖2-3常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照2.2.1電路符號表示圖2-4PLD的互補(bǔ)緩沖器圖2-5PLD的互補(bǔ)輸入圖2-6PLD中與陣列表示圖2-7PLD中或陣列的表示圖2-8陣列線連接表示

2.3簡單可編程邏輯器件一、可編程只讀存儲(chǔ)器PROM

PROM的結(jié)構(gòu)是與陣列固定、或陣列可編程的PLD器件，對于有大量輸入信號的PROM，比較適合作為存儲(chǔ)器來存放數(shù)據(jù)，它在計(jì)算機(jī)系統(tǒng)和數(shù)據(jù)自動(dòng)控制等方面起著重要的作用。對于較少的輸入信號組成的與陣列固定、或陣列可編程的器件中，也可以很方便地實(shí)現(xiàn)任意組合邏輯函數(shù)。例1：下圖是一個(gè)8（字線）×4（數(shù)據(jù)）的存儲(chǔ)器數(shù)據(jù)陣列圖。3-8線譯碼器8×4存儲(chǔ)單元矩陣輸出緩沖器地址碼輸入端數(shù)據(jù)輸出端字線由地址譯碼器選中不同的字線，被選中字線上的四位數(shù)據(jù)通過輸出緩沖器輸出。如當(dāng)?shù)刂反aA2A1A0＝000時(shí)，通過地址譯碼器，使字線P0＝1，將字線P0上的存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)0000輸出，即D0～D3＝0000。將左圖地址擴(kuò)展成n條地址線，n位地址碼可尋址2n個(gè)信息單元，產(chǎn)生字線為2n條，其輸出若是m位，則存儲(chǔ)器的總?cè)萘课?n×m位。EPROM有各種類型的產(chǎn)品，下圖是紫外線擦除、電可編程的EPROM2716器件邏輯框圖和引腳圖。EPROM2716是211×8位可改寫存儲(chǔ)器，有11位地址線A0～A10，產(chǎn)生字線為2048條，D7～D0是8位數(shù)據(jù)輸出/輸入線，編程或讀操作時(shí)，數(shù)據(jù)由此輸入輸出。CS為片選控制信號是低電平有效。

OE/PGM為讀出/寫入控制端，低電平時(shí)輸出有效，高電平進(jìn)行編程，寫入數(shù)據(jù)從組合電路角度來看:輸入地址信號即為電路的輸入邏輯變量地址譯碼器產(chǎn)生2n個(gè)字線即為固定與陣列產(chǎn)生2n個(gè)乘積項(xiàng)存儲(chǔ)矩陣即為或陣列把乘積項(xiàng)組合成m個(gè)邏輯函數(shù)輸出。例2：試用適當(dāng)容量的PROM實(shí)現(xiàn)兩個(gè)兩位二進(jìn)制數(shù)比較的比較器。（1）兩個(gè)兩位二進(jìn)制數(shù)分別為A1A0和B1B0，當(dāng)A1A0大于B1B0時(shí)，F(xiàn)1＝1，A1A0等于B1B0時(shí)，F(xiàn)2＝1，A1A0小于B1B0時(shí)，F(xiàn)3＝1，下表給出了兩位二進(jìn)制和比較結(jié)果的輸入輸出對照表，由此可寫出輸出邏輯函數(shù)的最小項(xiàng)表達(dá)式為：

F1＝m（4,8,9,12,13,14）

F2＝m（0,5,10,15）

F3＝m（1,2,3,6,7,11）（2）把A1A0和B1B0作為PROM的輸入信號，F(xiàn)1、F2和F3為或陣列的輸出，下圖是用PROM實(shí)現(xiàn)比較器的陣列圖。（3）選用PROM的容量為16×3位即可滿足要求。以PROM實(shí)現(xiàn)簡單的組合邏輯電路函數(shù)是很方便的實(shí)際上，大多數(shù)組合邏輯函數(shù)的最小項(xiàng)不超過40個(gè)，則使得PROM芯片的面積利用率不高，功耗增加。為解決這一問題，考慮與陣列也設(shè)計(jì)成可編程形式來實(shí)現(xiàn)組合邏輯，這就是可編程邏輯陣列PLA。一般的PROM輸入的地址線都較多，容量也較大，又由于PROM的與陣列固定，必須進(jìn)行全譯碼，要產(chǎn)生全部的最小項(xiàng)。二、可編程邏輯陣列PLA可編程邏輯陣列PLA和PROM相比之下，有如下特點(diǎn)：（一）PROM是與陣列固定、或陣列可編程，而PLA是與和或陣列全可編程。（二）PROM與陣列是全譯碼的形式，而PLA是根據(jù)需要產(chǎn)生乘積項(xiàng)，從而減小了陣列的規(guī)模。（三）PROM實(shí)現(xiàn)的邏輯函數(shù)采用最小項(xiàng)表達(dá)式來描述；而用PLA實(shí)現(xiàn)邏輯函數(shù)時(shí)，運(yùn)用簡化后的最簡與或式，即由與陣列構(gòu)成乘積項(xiàng)，根據(jù)邏輯函數(shù)由或陣列實(shí)現(xiàn)相應(yīng)乘積項(xiàng)的或運(yùn)算。（四）在PLA中，對多輸入、多輸出的邏輯函數(shù)可以利用公共的與項(xiàng)，因而，提高了陣列的利用率。例3:

試用PLA實(shí)現(xiàn)四位自然二進(jìn)制碼轉(zhuǎn)換成四位格雷碼。（1）設(shè)四位自然二進(jìn)制碼為B3B2B1B0，四位格雷碼為G3G2G1G0，其對應(yīng)的真值表如下表所示。根據(jù)表列出邏輯函數(shù)并簡化，得最簡輸出表達(dá)式如下：（2）轉(zhuǎn)換器有四個(gè)輸入信號，化簡后需用到7個(gè)不同的乘積項(xiàng)，組成4個(gè)輸出函數(shù)，故選用四輸入的7×4PLA實(shí)現(xiàn)，下圖是四位自然二進(jìn)制碼轉(zhuǎn)換為四位格雷碼轉(zhuǎn)換器PLA陣列圖。7項(xiàng)右圖僅用了七個(gè)乘積項(xiàng)，比PROM全譯碼少用9個(gè)，實(shí)現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高了芯片的利用率，所以用它來實(shí)現(xiàn)多輸入、多輸出的復(fù)雜邏輯函數(shù)較PROM有優(yōu)越之處。PLA除了能實(shí)現(xiàn)各種組合電路外，還可以在或陣列之后接入觸發(fā)器組，作為反饋輸入信號，實(shí)現(xiàn)時(shí)序邏輯電路。三、可編程陣列邏輯器件PAL

PAL采用雙極型熔絲工藝，工作速度較高。PAL的結(jié)構(gòu)是與陣列可編程和或陣列固定，這種結(jié)構(gòu)為大多數(shù)邏輯函數(shù)提供了較高級的性能，為PLD進(jìn)一步的發(fā)展奠定了基礎(chǔ)。（一）PAL的基本結(jié)構(gòu)

PAL器件的輸入、輸出結(jié)構(gòu)以及輸入、輸出的數(shù)目是由集成電路制造商根據(jù)實(shí)際設(shè)計(jì)情況大致估計(jì)確定。PAL器件的型號很多，它的典型輸出結(jié)構(gòu)通常有四種，其余的結(jié)構(gòu)是在這四種結(jié)構(gòu)基礎(chǔ)上變形而來。1.專用輸出基本門陣列結(jié)構(gòu)一個(gè)輸入四個(gè)乘積項(xiàng)通過或非門低電平輸出如輸出采用或門，為高電平有效PAL器件。若采用互補(bǔ)輸出的或門，為互補(bǔ)輸出器件。輸入信號四個(gè)乘積項(xiàng)2.可編程I/O結(jié)構(gòu)可編程I/O結(jié)構(gòu)如下圖所示。8個(gè)乘積項(xiàng)兩個(gè)輸入，一個(gè)來自外部I，另一來自反饋I/O當(dāng)最上面的乘積項(xiàng)為高電平時(shí)，三態(tài)門開通，I/O可作為輸出或反饋；乘積項(xiàng)為低電平時(shí)，三態(tài)門關(guān)斷，是輸入。3.寄存器型輸出結(jié)構(gòu)：也稱作時(shí)序結(jié)構(gòu)，如下圖所示。8個(gè)乘積項(xiàng)或門的輸出通過D觸發(fā)器，在CP的上升沿時(shí)到達(dá)輸出。觸發(fā)器的Q端可以通過三態(tài)緩沖器送到輸出引腳觸發(fā)器的反相端反饋回與陣列，作為輸入信號參與更復(fù)雜的時(shí)序邏輯運(yùn)算CP和使能是PAL的公共端4.帶異或門的寄存器型輸出結(jié)構(gòu)：增加了一個(gè)異或門把乘積項(xiàng)分割成兩個(gè)和項(xiàng)兩個(gè)和項(xiàng)在觸發(fā)器的輸入端異或之后，在時(shí)鐘上升沿到來時(shí)存入觸發(fā)器內(nèi)有些PAL器件是由數(shù)個(gè)同一結(jié)構(gòu)類型組成，有的則是由不同類型結(jié)構(gòu)混合組成。如由8個(gè)寄存器型輸出結(jié)構(gòu)組成的PAL器件命名為PAL16R8，由8個(gè)可編程I/O結(jié)構(gòu)組成的PAL器件則命名為PAL16L8。目前能夠支持PAL的編程軟件已相當(dāng)成熟，芯片應(yīng)用也很普及，但是由于其集成密度不高、編程不夠靈活，且只能一次編程，很難勝任功能較復(fù)雜的電路與系統(tǒng)。四、通用陣列邏輯GAL器件采用E2CMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦寫反復(fù)編程的特性。與PAL相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元OLMC（OutputLogicMacroCell），GAL和PAL在結(jié)構(gòu)上的區(qū)別見下圖：PAL結(jié)構(gòu)GAL結(jié)構(gòu)適當(dāng)?shù)貫镺LMC進(jìn)行編程，GAL就可以在功能上代替前面討論過的PAL各種輸出類型以及其派生類型（一）GAL器件結(jié)構(gòu)和特點(diǎn)

GAL器件型號定義和PAL一樣根據(jù)輸入輸出的數(shù)量來確定，GAL16V8中的16表示陣列的輸入端數(shù)量，8表示輸出端數(shù)量，V則表示輸出形式可以改變的普通型1.GAL16V8的基本結(jié)構(gòu)（下圖）8個(gè)輸入緩沖器8個(gè)輸出反饋緩沖器一個(gè)共用時(shí)鐘CLK8個(gè)輸出緩沖器8個(gè)OLMC2.GAL輸出邏輯宏單元OLMC的組成輸出邏輯宏單元OLMC由或門、異或門、D觸發(fā)器、多路選擇器MUX、時(shí)鐘控制、使能控制和編程元件等組成，如下圖：組合輸出時(shí)序輸出3.輸出邏輯宏單元OLMC組態(tài)輸出邏輯宏單元由對AC1(n)和AC0進(jìn)行編程決定PTMUX、TSMUX、OMUX和FMUX的輸出，共有5種基本組態(tài)：專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入/輸出組態(tài)、寄存器組態(tài)和寄存器組合I/O組態(tài)。8個(gè)宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。(1)專用輸入組態(tài)：如下圖所示：此時(shí)AC1(n)＝1，AC0＝0，使TSMUX輸出為0，三態(tài)輸出緩沖器的輸出呈現(xiàn)高電阻，本單元輸出功能被禁止，I/O可以作為輸入端，提供給相鄰的邏輯宏單元。本級輸入信號卻來自另一相鄰宏單元。(2)專用輸出組態(tài)：如下圖所示：AC1(n)＝0，AC0＝0，四路反饋數(shù)據(jù)選擇器FMUX輸出接在低電平，本單元的反饋信號和相鄰單元的信號都被阻斷由于或非門，使異或門的輸出不經(jīng)過D觸發(fā)器，直接由處于使能狀態(tài)的三態(tài)門輸出由于與非門輸出使第一條乘積項(xiàng)經(jīng)過乘積項(xiàng)數(shù)據(jù)選擇器作為或門的輸入(4)寄存器組態(tài)：當(dāng)AC1(n)＝0，AC0＝1時(shí)，如下圖所示。(3)復(fù)合輸入/輸出組態(tài)（課后思考）此時(shí)OMUX選中觸發(fā)器的輸出同相Q端作為輸出信號，反饋輸入信號來自D觸發(fā)器的反相端或門的輸入有8個(gè)乘積項(xiàng)OE、CLK作為輸出緩沖器的使能信號和時(shí)鐘，作為公共端4.GAL是繼PAL之后具有較高性能的PLD，和PAL相比，具有以下特點(diǎn)：(1)有較高的通用性和靈活性：它的每個(gè)邏輯宏單元可以根據(jù)需要任意組態(tài)，既可實(shí)現(xiàn)組合電路，又可實(shí)現(xiàn)時(shí)序電路。(2)100％可編程：GAL采用浮柵編程技術(shù)，使與陣列以及邏輯宏單元可以反復(fù)編程，當(dāng)編程或邏輯設(shè)計(jì)有錯(cuò)時(shí)，可以擦除重新編程、反復(fù)修改，直到得到正確的結(jié)果，因而每個(gè)芯片可100％編程。(3)100%可測試：GAL的宏單元接成時(shí)序狀態(tài)，可以通過測試軟件對它門的狀態(tài)進(jìn)行預(yù)置，從而可以隨意將電路置于某一狀態(tài)，以縮短測試過程，保證電路在編程以后，對編程結(jié)果100％可測。(4)高性能的E2COMS工藝：使GAL的高速度、低功耗，編程數(shù)據(jù)可保存20年以上。正是由于這些良好的特性，使GAL器件成為數(shù)字系統(tǒng)設(shè)計(jì)的初期理想器件。（二）GAL器件的編程方法和應(yīng)用對GAL編程是設(shè)計(jì)電路的最后一個(gè)環(huán)節(jié)。除了對與陣列編程之外，還要對邏輯宏單元進(jìn)行編程，以達(dá)到預(yù)定的輸出邏輯關(guān)系。這樣應(yīng)當(dāng)具備GAL編程的開發(fā)系統(tǒng)：軟件開發(fā)平臺(tái)和硬件編程設(shè)備，而軟件平臺(tái)是不可缺少的。目前GAL的編程方法有兩種：一種是早期的GAL器件編程需要使用專門的編程器，將需要編程的GAL器件插入編程器進(jìn)行編程，然后將編程后的GAL器件連接在設(shè)計(jì)者的設(shè)計(jì)系統(tǒng)。另一種是新一代的GAL器件，可以脫離開編程器，直接在設(shè)計(jì)者的電路系統(tǒng)上編程。另一類是編譯軟件，如Synario軟件平臺(tái)，這類軟件的特點(diǎn)是待實(shí)現(xiàn)的邏輯電路是由設(shè)計(jì)者根據(jù)軟件平臺(tái)規(guī)定的圖形輸入文件或可編程邏輯設(shè)計(jì)語言編寫的語言輸入文件進(jìn)行描述，然后軟件平臺(tái)對設(shè)計(jì)者的電路進(jìn)行描述轉(zhuǎn)換，分析，簡化，模擬仿真、自動(dòng)進(jìn)行錯(cuò)誤定位等。GAL的開發(fā)軟件有許多種，大體上分為兩類：一類是匯編型軟件，如FM，這類軟件沒有簡化功能，要求輸入文件采用最簡與或式的邏輯描述方式；GAL器件仍然存在著以下問題：時(shí)鐘必須共用；或的乘積項(xiàng)最多只有8個(gè)；GAL器件的規(guī)模小，達(dá)不到在單片內(nèi)集成一個(gè)數(shù)字系統(tǒng)的要求；盡管GAL器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。2.4現(xiàn)場可編程門陣列FPGA前面討論的可編程邏輯器件基本組成部分是與陣列、或陣列和輸出電路。再加上觸發(fā)器則可實(shí)現(xiàn)時(shí)序電路。本節(jié)介紹的FPGA（FieldProgrammableGateArray）不像PLD那樣受結(jié)構(gòu)的限制，它可以靠門與門的連接來實(shí)現(xiàn)任何復(fù)雜的邏輯電路，更適合實(shí)現(xiàn)多級邏輯功能。陸續(xù)推出了新型的現(xiàn)場可編程門陣列FPGA。功能更加豐富，具有基本邏輯門電路、傳輸外部信號的輸入/輸出電路和可編程內(nèi)連資源之外，還具有很高的密度等等。一、現(xiàn)場可編程門陣列FPGA結(jié)構(gòu)

FPGA的編程單元是基于靜態(tài)存儲(chǔ)器（SRAM）結(jié)構(gòu)，從理論上講，具有無限次重復(fù)編程的能力下面介紹XILINX公司的XC4000E系列芯片，了解FPGA內(nèi)部各個(gè)模塊的功能，見下圖：可配置邏輯模塊CLB輸入/輸出模塊I/OB可編程連線PIR編程開關(guān)矩陣PSM

1.可編程邏輯塊(CLB)

CLB是FPGA的主要組成部分。下圖所示是XC4000系列的CLB基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。

XC4000系列CLB基本結(jié)構(gòu)(a)CLB結(jié)構(gòu)；(b)CLB的配置

XC4000系列CLB基本結(jié)構(gòu)(a)CLB結(jié)構(gòu)；(b)CLB的配置

通過對CLB內(nèi)部的數(shù)據(jù)選擇器編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB內(nèi)部觸發(fā)器，或者直接連到CLB的輸出端X或Y。

CLB中有兩個(gè)邊沿觸發(fā)的D觸發(fā)器，它們有公共的時(shí)鐘和時(shí)鐘使能輸入端。R/S控制電路可以分別對兩個(gè)觸發(fā)器異步置位和復(fù)位。每個(gè)D觸發(fā)器可以配置成上升沿觸發(fā)或下降沿觸發(fā)。D觸發(fā)器的輸入可以從F'、G'和H'或者信號變換電路送來的DIN這四個(gè)信號中選擇一個(gè)。觸發(fā)器從XQ和YQ端輸出。

CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器(4選1、2選1等)，分別用來選擇觸發(fā)器激勵(lì)輸入信號、時(shí)鐘有效邊沿、時(shí)鐘使能信號以及輸出信號。這些數(shù)據(jù)選擇器的地址控制信號均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。

CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類似于ROM。F和G的輸入等效于ROM的地址碼，通過查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。另一方面，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀/寫存儲(chǔ)器使用，它由信號變換電路控制。當(dāng)信號變換電路設(shè)置存儲(chǔ)功能無效時(shí)，F(xiàn)和G作為組合邏輯函數(shù)發(fā)生器使用，四個(gè)控制信號C1～C4分別將H1、DIN、S/R(異步置位/復(fù)位)和EC(使能)信號接入CLB中，作為函數(shù)發(fā)生器的輸入可控制信號；當(dāng)信號變換電路設(shè)置存儲(chǔ)器功能有效時(shí)，

F和G作為器件內(nèi)部存儲(chǔ)器使用，四個(gè)控制信號C1～C4分別將WE、D1/A4、D0和EC(不用)信號接入到CLB中，作為存儲(chǔ)器的寫使能、數(shù)據(jù)信號或地址信號。此時(shí)，F(xiàn)1～F4和G1～G4輸入相當(dāng)于地址輸入信號A0～A3，以選擇存儲(chǔ)器中的特定存儲(chǔ)單元。

2.輸入/輸出模塊(IOB)

IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，其結(jié)構(gòu)如下圖所示。每個(gè)IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向I/O功能。

XC4000系列的IOB結(jié)構(gòu)

當(dāng)IOB控制的引腳被定義為輸入時(shí)，通過該引腳的輸入信號先送入輸入緩沖器。緩沖器的輸出分成兩路：一路可以直接送到MUX；另一路經(jīng)延時(shí)幾納秒(或者不延時(shí))送到輸入通路D觸發(fā)器，

再送到數(shù)據(jù)選擇器。通過編程給數(shù)據(jù)選擇器不同的控制信息，

確定送至CLB陣列的I1和I2是來自輸入緩沖器，還是來自觸發(fā)器。D觸發(fā)器可通過編程來確定是邊沿觸發(fā)還是電平觸發(fā)，且配有獨(dú)立的時(shí)鐘。與前述CLB中的觸發(fā)器一樣，也可任選上升沿或者下降沿作為有效作用沿。

當(dāng)IOB控制的引腳被定義為輸出時(shí)，CLB陣列的輸出信號OUT(或)也可以有兩條傳輸途徑：一條是直接經(jīng)MUX送至輸出緩沖器；另一條是先存入輸出通路D觸發(fā)器，再送至輸出緩沖器。輸出通路D觸發(fā)器也有獨(dú)立的時(shí)鐘，且可任選觸發(fā)邊沿。輸出緩沖器既受CLB陣列送來的OE(或)信號控制，使輸出引腳有高阻狀態(tài)，還受轉(zhuǎn)換速率(擺率)控制電路的控制，使它可高速或低速運(yùn)行(有抑制噪聲的作用)。

IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻或下拉電阻接通VCC、地線或者不接通，用以改善輸出波形和負(fù)載能力。

3.可編程互連資源(PIR)可編程互連資源(PIR)可以將FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。PIR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動(dòng)布線實(shí)現(xiàn)各種電路的連接。

XC4000系列采用分段互連資源結(jié)構(gòu)，片內(nèi)連線按相對長度分為單長度線、雙長度線和長線三種。

單長度線連接結(jié)構(gòu)如圖1.22(a)所示。這些連線是貫穿于CLB之間的八條垂直和水平金屬線段，在這些金屬線段的交叉點(diǎn)處是可編程開關(guān)矩陣。CLB的輸入和輸出分別接至相鄰的單長度線，進(jìn)而可與開關(guān)矩陣相連。通過編程，可控制開關(guān)矩陣將某個(gè)CLB與其他CLB或IOB連在一起。

雙長度線連接結(jié)構(gòu)如圖1.22(b)所示。它包括夾在CLB之間的四條垂直和水平金屬線段。雙長度線金屬線段的長度是單長度線金屬線段的兩倍，要穿過兩個(gè)CLB之后，這些金屬線段才與可編程的開關(guān)矩陣相連。因此，通用雙長線可使兩個(gè)相隔(非相鄰)的CLB連接起來。圖1.22(c)給出了一個(gè)利用單/雙長度線連接CLB的示例。從圖中可看出：利用一條單長度線，可將兩個(gè)相鄰的CLB1和CLB2互連；利用一條雙長度線，可將兩個(gè)相隔的CLB3和CLB4互連。單長度線和雙長度線提供了相鄰CLB之間的快速互連和復(fù)雜互連的靈活性，但傳輸信號每通過一個(gè)可編程開關(guān)矩陣，就增加一次延時(shí)。因此，F(xiàn)PGA內(nèi)部延時(shí)與器件結(jié)構(gòu)和邏輯布線等有關(guān)，它的信號傳輸延時(shí)不可確定。長線連接結(jié)構(gòu)如圖1.22(e)所示。由長線網(wǎng)構(gòu)成的金屬網(wǎng)絡(luò)，布滿了陣列的全部長和寬，這些長線不經(jīng)過可編程開關(guān)矩陣，信號延時(shí)時(shí)間小。長線用于高扇出、關(guān)鍵信號的傳播。每條長線中間有可編程分離開關(guān)，使長線分成兩條獨(dú)立的連線通路，每條連線只有陣列的寬度或高度的一半。CLB的輸入可以由鄰近的任一長線驅(qū)動(dòng)，輸出可以通過三態(tài)緩沖器驅(qū)動(dòng)長線。

圖1.22單長度線、雙長度線和長線連接結(jié)構(gòu)

圖1.22單長度線、雙長度線和長線連接結(jié)構(gòu)

圖1.22單長度線、雙長度線和長線連接結(jié)構(gòu)

單長度線和長線之間的通信由位于線交叉處的可編程互連點(diǎn)所控制。雙長度線不與其他線相連。

2.5復(fù)雜可編程邏輯器件CPLD一、概述

Altera公司基于其多陣列矩陣(MAX)架構(gòu)，提供了多種CPLD器件系列，可以適應(yīng)各種不同的應(yīng)用需求，提供先進(jìn)、可靠的高性能解決方案。

(1)MAX9000系列器件采用CMOSE2PROM(電可擦除可編程只讀存儲(chǔ)器)工藝制造，具備在系統(tǒng)可編程(ISP)、內(nèi)建JTAG邊界掃描測試、多電壓I/O能力等多種適用于系統(tǒng)級功能集成的優(yōu)良特性。但該系列現(xiàn)已被Altera列為“成熟器件”，不推薦用于新的設(shè)計(jì)項(xiàng)目。

(2)MAX7000系列器件同樣采用CMOSE2PROM工藝制造，提供32～512個(gè)宏單元的密度范圍，速度達(dá)3.5ns的管腳到管腳延遲。由于該系列器件具有可預(yù)見的高速性能、多電壓及高速IO能力、在系統(tǒng)可編程能力以及大量的可選封裝形式，是相應(yīng)密度層次上使用最廣泛的可編程邏輯解決方案。

(3)MAX5000系列器件是Altera的第一代MAX器件，適用于需要高級組合邏輯的低成本應(yīng)用場合。其特點(diǎn)是采用EPROM工藝，故編程信息不易丟失且可用紫外線擦除；經(jīng)過不斷的結(jié)構(gòu)和工藝改進(jìn)，其價(jià)格在宏單元層次上已與批量生產(chǎn)的ASIC和門陣列接近。

(4)MAX3000A系列器件是成本優(yōu)化的MAX器件，提供32～512個(gè)宏單元、3.3V邏輯內(nèi)核電壓并支持通用特性和封裝，是適用于大批量、成本敏感性應(yīng)用的CPLD理想解決方案。由于其主要特性均與MAX7000系列相似，不對其做詳細(xì)介紹。

二、MAX7000系列器件結(jié)構(gòu)以較為典型的MAX7000S系列為例，該系列器件主要由邏輯陣列塊、宏單元、擴(kuò)展乘積項(xiàng)(共享和并聯(lián))、可編程連線陣列(PIA)和I/O控制塊等組成；另有四個(gè)專用輸入端可以用作普通的輸入端，或者用于輸入四個(gè)高速的全局控制信號(供各個(gè)宏單元和I/O引腳共享)——分別是時(shí)鐘(GCLK1)、時(shí)鐘/輸出使能(OE2/GCLK2)、輸出使能(OE1)信號和清零(GCLRn)。下面具體加以說明。

圖1.23MAX7000S器件典型結(jié)構(gòu)

1.邏輯陣列塊如圖1.23所示，MAX7000S器件以通過可編程互連陣列(PIA)相互連接的靈活、高性能的邏輯陣列塊(LAB)為基礎(chǔ)。全局總線PIA由所有的專用輸入端、I/O引腳和宏單元為其提供信號；每個(gè)LAB包含16個(gè)宏單元；每個(gè)LAB的輸入信號包括36個(gè)來自PIA的通用輸入信號、全局控制信號和從I/O引腳連接至寄存器的直接輸入信號。

2.宏單元如圖1.24所示，MAX7000S器件的宏單元由邏輯陣列、乘積項(xiàng)選擇矩陣和可編程寄存器三個(gè)功能模塊組成。每個(gè)宏單元均可被單獨(dú)地配置成時(shí)序邏輯或組合邏輯工作方式。其中，邏輯陣列用來實(shí)現(xiàn)組合邏輯，它為每個(gè)宏單元提供五個(gè)乘積項(xiàng)；乘積項(xiàng)選擇矩陣可將這些乘積項(xiàng)分配給“或門”和“異或門”作為基本邏輯輸入以實(shí)現(xiàn)組合邏輯功能，或者將它們作為宏單元寄存器的清除、預(yù)置、時(shí)鐘和時(shí)鐘使能等控制功能的輔助輸入。另外兩種擴(kuò)展乘積項(xiàng)可用來補(bǔ)充宏單元的邏輯資源：

(1)共享擴(kuò)展項(xiàng)，即反饋到邏輯陣列的反向乘積項(xiàng)；

(2)并聯(lián)擴(kuò)展項(xiàng)，即借用鄰近的宏單元的乘積項(xiàng)。

Altera設(shè)計(jì)軟件(如Quartus

Ⅱ、MAX+plus

Ⅱ)能夠根據(jù)設(shè)計(jì)的邏輯需要，自動(dòng)地優(yōu)化乘積項(xiàng)分配。

圖1.24MAX7000S器件的宏單元結(jié)構(gòu)

對于寄存型功能，每個(gè)宏單元寄存器均可被獨(dú)立編程為具有可編程時(shí)鐘控制的D型、T型、JK型或SR型觸發(fā)器；對于組合邏輯，該寄存器則可被旁路掉。在設(shè)計(jì)輸入時(shí)，由設(shè)計(jì)者指定所需的觸發(fā)器類型；然后由設(shè)計(jì)軟件為各個(gè)寄存型功能選擇最有效的觸發(fā)器工作方式，以減少設(shè)計(jì)所需的資源。每個(gè)可編程寄存器可通過三種不同方式接受時(shí)鐘控制：

(1)全局時(shí)鐘。該方式能夠?qū)崿F(xiàn)最快的時(shí)鐘至輸出性能。

(2)全局時(shí)鐘及高電平有效的時(shí)鐘使能。該方式能夠?yàn)槊總€(gè)寄存器提供使能信號，并且獲得全局時(shí)鐘的快速時(shí)鐘至輸出性能。

(3)乘積項(xiàng)陣列時(shí)鐘。在該方式下，寄存器的時(shí)鐘信號來自隱埋的宏單元或I/O引腳。圖1.23所示的MAX7000S器件的全局時(shí)鐘信號可以是兩個(gè)專用輸入信號(GCLK1或GCLK2)之一的原信號或反信號。

各個(gè)寄存器同樣支持異步清除和異步置位功能。如圖3.1所示，由乘積項(xiàng)選擇矩陣分配乘積項(xiàng)以控制這些操作。雖然乘積項(xiàng)驅(qū)動(dòng)寄存器的置位和復(fù)位信號都是高電平有效，通過在邏輯陣列中將這些信號反相仍可得到低電平有效的控制。另外，各個(gè)寄存器的復(fù)位操作可以由低電平有效的專用全局復(fù)位端GCLRn來獨(dú)立地驅(qū)動(dòng)。所有MAX7000器件的I/O引腳都有一個(gè)連接至宏單元寄存器的快速通道。該專用通道允許信號旁路PIA和組合邏輯，并將信號直接送達(dá)具有極快的輸入建立時(shí)間的D型輸入觸發(fā)器。

3.擴(kuò)展乘積項(xiàng)盡管大多數(shù)邏輯功能可以利用各個(gè)宏單元內(nèi)部的五個(gè)乘積項(xiàng)來實(shí)現(xiàn)，但較復(fù)雜的邏輯功能仍需要利用附加乘積項(xiàng)來實(shí)現(xiàn)。為了提供所需的邏輯資源，可以利用另外一個(gè)宏單元；但是MAX7000器件也允許使用共享的或并聯(lián)的擴(kuò)展乘積項(xiàng)(即擴(kuò)展項(xiàng))，由其直接為同一個(gè)LAB中的任意一個(gè)宏單元提供額外的乘積項(xiàng)。這些擴(kuò)展乘積項(xiàng)有助于確保在邏輯綜合時(shí)用盡可能少的邏輯資源得到盡可能快的工作速度，分別說明如下：

(1)共享擴(kuò)展項(xiàng)。共享擴(kuò)展項(xiàng)就是由每個(gè)宏單元提供一個(gè)未投入使用的乘積項(xiàng)，并將它們反相后反饋到邏輯陣