第5章 微處理器引腳及微機(jī)總線

第5章CPU引腳及微機(jī)總線第5章微機(jī)總線總線概述8086/8088CPU的引腳8088/8086的工作模式及系統(tǒng)總線的形成Pentium微處理器的引腳信號(hào)Pentium微處理器的總線時(shí)序微機(jī)常用總線技術(shù)圖1-1微型計(jì)算機(jī)的組成3qingyang@2023/1/14qingyang@4總線概述1．總線定義總線是計(jì)算機(jī)兩個(gè)或兩個(gè)以上的模塊(部件或子系統(tǒng))之間相互連接與通信的公共通路。在計(jì)算機(jī)系統(tǒng)中，總線可以看成一個(gè)具有獨(dú)立功能的組成部件。２．總線通常包括一組信號(hào)線，主要的信號(hào)線有：數(shù)據(jù)線和地址線：這一類信號(hào)線決定了數(shù)據(jù)傳輸?shù)膶挾群椭苯訉ぶ返姆秶??？刂?、時(shí)序和中斷信號(hào)線：這一類信號(hào)線決定了總線功能的強(qiáng)弱以及適應(yīng)性的好壞。電源線和地線：這一類線決定了電源的種類及地線的分布和用法。備用線：這一類線是廠家和用戶作為性能擴(kuò)充或作為特殊要求使用的信號(hào)線。2023/1/14qingyang@5３．總線標(biāo)準(zhǔn)指芯片間、插件間及系統(tǒng)間，通過(guò)總線進(jìn)行連接和傳輸信息時(shí)，應(yīng)遵守的一些協(xié)議與規(guī)范。總線標(biāo)準(zhǔn)通常在以下幾個(gè)方面定義了總線信號(hào)的技術(shù)規(guī)范或特性。機(jī)械特性：規(guī)定模塊插件的機(jī)械尺寸，總線插頭、插座的規(guī)格及位置等；電氣特性：規(guī)定總線信號(hào)的邏輯電平、噪聲容限及負(fù)載能力等；功能特性：

給出各總線信號(hào)的名稱及功能定義（按照功能劃分，總線可分為：地址總線、數(shù)據(jù)總線、及控制總線）；規(guī)程特性：對(duì)各總線信號(hào)的動(dòng)作過(guò)程及時(shí)序關(guān)系進(jìn)行說(shuō)明。2023/1/14qingyang@6總線標(biāo)準(zhǔn)與接口標(biāo)準(zhǔn)？接口標(biāo)準(zhǔn)是外設(shè)接口的規(guī)范，涉及信號(hào)線定義、信號(hào)傳輸速率、傳輸方向、電氣特性和機(jī)械特性等。不同類型的外設(shè)，有不同的接口及接口標(biāo)準(zhǔn)?？偩€標(biāo)準(zhǔn)的特點(diǎn)：公用性，可以同時(shí)掛接多種不同類型的功能模塊；在機(jī)箱內(nèi)以總線擴(kuò)展槽形式提供使用；一般為并行傳輸；定義的信號(hào)線多且齊全，包括分離的數(shù)據(jù)、地址、控制信號(hào)線等。接口標(biāo)準(zhǔn)的特點(diǎn)：專用性，一般是一種接口只接一類設(shè)備。一般設(shè)在機(jī)箱外，以接口插座形式提供使用；有并行和串行兩類。定義的信號(hào)線少且不齊全，一般是數(shù)據(jù)、地址、控制信號(hào)線共用。2023/1/14qingyang@74．總線分類

按照使用范圍劃分，總線又可以分為：片內(nèi)總線（內(nèi)部總線）片總線(ChipBus,C-Bus)又稱局部總線。一般是CPU芯片引腳的延伸。把各種不同的芯片連接在一起構(gòu)成特定功能模塊(如CPU模塊)的高速信息傳輸通路，在主版上以印刷電路的形式分布在微處理器周圍。內(nèi)總線(InternalBus,I-Bus)一般稱為系統(tǒng)總線，是微機(jī)系統(tǒng)中各部件之間的信息傳輸通路。外總線(ExternalBus,E-Bus)又稱通信總線，是微機(jī)系統(tǒng)之間或微機(jī)系統(tǒng)與其他系統(tǒng)(儀器、儀表、控制裝置等)之間信息傳輸?shù)耐贰?023/1/14qingyang@85.系統(tǒng)總線及常見(jiàn)總線標(biāo)準(zhǔn)PC系列系統(tǒng)總線

PC總線（又稱XT總線）：

共有62條引線，其中8位數(shù)據(jù)線、20位地址線。62條引線全部引到主版的雙列擴(kuò)充槽插座上。

ISA總線（又稱AT總線）：在PC總線基礎(chǔ)上擴(kuò)展了一個(gè)36線插槽。共有98條引線，其中16位數(shù)據(jù)線、24位地址線。

圖5-1單總線結(jié)構(gòu)（IBMPC/XT主板示意圖）PC總線2023/1/14qingyang@10PCI總線隨著微處理器速度及性能的改進(jìn)與更新，總線也被迫作相應(yīng)的改進(jìn)和更新。與其配套制造的一大批接口設(shè)備（板卡、適配器及連接器等）也被迫淘汰。新的需求不斷產(chǎn)生：如何支持高速的圖形處理？PCI總線（PeripheralComponentInterconnect）于1991年由Intel公司首先提出，并由PCISIG（SpecialInterestGroup）來(lái)發(fā)展和推廣。2023/1/14qingyang@11ISA總線與PCI總線2023/1/14qingyang@12PCI總線的層次化結(jié)構(gòu)PCI總線PCI總線/ISA總線橋（南橋）PCI圖形適配器PCI網(wǎng)卡PCI硬盤(pán)控制器ISA總線ISA卡...ISA卡PCI總線結(jié)構(gòu)圖CPU存儲(chǔ)器CPU總線CPU總線/PCI總線橋（北橋）數(shù)據(jù)緩沖器2023/1/14qingyang@13CPU總線也稱“局部總線”或“處理器總線”，實(shí)際上是CPU引腳信號(hào)的延伸。通過(guò)橋芯片(北橋和南橋)，北橋與高速的CPU總線相連，南橋與ISA總線相連。CPU總線、PCI總線及ISA總線通過(guò)兩個(gè)橋芯片連成一個(gè)整體，橋芯片起到信號(hào)緩沖、電平轉(zhuǎn)換和控制協(xié)議轉(zhuǎn)換的作用。這種以“橋”的方式將兩類不同結(jié)構(gòu)的總線“粘合”在一起的技術(shù)特別能夠適應(yīng)系統(tǒng)的升級(jí)換代。每當(dāng)微處理器改變時(shí)只需改變CPU總線和改動(dòng)“北橋”芯片，而全部原有外圍設(shè)備及接口適配器仍可保留下來(lái)繼續(xù)使用，從而保護(hù)了用戶的投資。2023/1/14qingyang@14

8088/8086的引腳（外部特性）8086和8088CPU在外部引腳上的區(qū)別:8086有16根數(shù)據(jù)線AD15～AD0

，與地址線分時(shí)復(fù)用。8088只有8根數(shù)據(jù)線AD7～AD0

，與地址線分時(shí)復(fù)用。第28引腳8086為M/IO*，8088為IO/M*。第34引腳8086為BHE*/S7，8088為SS0*。Intel8088引腳2023/1/14qingyang@15

外部特性表現(xiàn)在其引腳信號(hào)上，學(xué)習(xí)時(shí)請(qǐng)?zhí)貏e關(guān)注以下幾個(gè)方面：⑴引腳功能:指引腳信號(hào)的定義、作用；通常 采用英文單詞或其縮寫(xiě)表示⑵信號(hào)流向:信號(hào)從芯片向外輸出，還是信號(hào)從外 部輸入芯片，或者是雙向的⑶有效電平:邏輯電平高、低電平有效/

上升、下降邊沿有效⑷三態(tài)能力:輸出正常的低電平、高電平外， 還可以輸出高阻的第三態(tài)

2023/1/14qingyang@168088/8086引腳定義的方法大致分為五類：

1每個(gè)引腳只傳送一種信息。例如，第32腳只傳送CPU發(fā)出的讀信號(hào)RD*。

2每個(gè)引腳電平的高低代表不同的信號(hào)。例如，IO/M*。

3在兩種不同的工作方式下有不同的名稱和定義。例如第29引腳，當(dāng)工作在最小模式時(shí)傳送寫(xiě)信號(hào)WR*；當(dāng)工作在最大模式時(shí)傳送的是總線鎖定信號(hào)LOCK*。

4分時(shí)復(fù)用，即在不同的時(shí)間可以傳送不同的信息。例如，AD7~AD0是地址和數(shù)據(jù)分時(shí)復(fù)用線。

5輸入和輸出分別傳送不同的信息。例如第31引腳，輸入時(shí)傳送總線請(qǐng)求，輸出時(shí)傳說(shuō)總線請(qǐng)求允許。2023/1/14qingyang@178088/8086數(shù)據(jù)和地址引腳（1）AD7～AD0（Address/Data）地址/數(shù)據(jù)分時(shí)復(fù)用引腳，雙向、三態(tài)在訪問(wèn)存儲(chǔ)器或外設(shè)的總線操作周期中，這些引腳在第一個(gè)時(shí)鐘周期輸出存儲(chǔ)器或I/O端口的低8位地址A7～A0其他時(shí)間用于傳送8位數(shù)據(jù)D7～D0A15～A8（Address）

8位地址引腳，輸出、三態(tài)這些引腳在訪問(wèn)存儲(chǔ)器或外設(shè)時(shí)，提供全部20位地址中的中間8位地址A15～A82023/1/14qingyang@188088/8086數(shù)據(jù)和地址引腳（2）A19/S6～A16/S3（Address/Status）地址/狀態(tài)分時(shí)復(fù)用引腳，輸出、三態(tài)。這些引腳在訪問(wèn)存儲(chǔ)器的第一個(gè)時(shí)鐘周期輸出高4位地址A19～A16。在訪問(wèn)外設(shè)的第一個(gè)時(shí)鐘周期全部輸出低電平無(wú)效。其他時(shí)間輸出狀態(tài)信號(hào)S6～S3。S6恒等于0。S5表示中斷允許位的狀態(tài)。S5=0，表明CPU禁止一切可屏蔽中斷；S5=1，表明CPU可以響應(yīng)可屏蔽中斷的請(qǐng)求。S4S3當(dāng)前正在使用的段寄存器00ES01SS10CS11DS2023/1/14qingyang@198088/8086控制引腳（1）ALE（AddressLatchEnable，25引腳）地址鎖存允許信號(hào)，輸出、三態(tài)、高電平有效ALE引腳高有效時(shí)，表示復(fù)用引腳：AD7～AD0和A19/S6～A16/S3正在傳送地址信息由于地址信息在這些復(fù)用引腳上出現(xiàn)的時(shí)間很短暫，所以系統(tǒng)可以利用ALE引腳將地址鎖存起來(lái)IO/M*（InputandOutput/Memory，28引腳）

I/O或存儲(chǔ)器訪問(wèn)控制信號(hào)，輸出、三態(tài)該引腳輸出高電平時(shí)，表示CPU將訪問(wèn)I/O端口，這時(shí)地址總線A15～A0提供16位I/O口地址該引腳輸出低電平時(shí)，表示CPU將訪問(wèn)存儲(chǔ)器，這時(shí)地址總線A19～A0提供20位存儲(chǔ)器地址2023/1/14qingyang@208088/8086控制引腳（2）WR*（Write，29引腳）

寫(xiě)控制信號(hào)，輸出、三態(tài)、低電平有效有效時(shí)，表示CPU正在寫(xiě)出數(shù)據(jù)給存儲(chǔ)器或I/O端口RD*（Read，32引腳）讀控制信號(hào)，輸出、三態(tài)、低電平有效有效時(shí)，表示CPU正在從存儲(chǔ)器或I/O端口讀入數(shù)據(jù)IO/M*

、

WR*和RD*是最基本的控制信號(hào)，組合后，控制4種基本的總線周期。總線周期IO/M*WR*RD*存儲(chǔ)器讀低高低存儲(chǔ)器寫(xiě)低低高I/O讀高高低I/O寫(xiě)高低高2023/1/14qingyang@218088/8086控制引腳（3）READY

（22引腳）“準(zhǔn)備好”信號(hào)，由被訪問(wèn)的內(nèi)存或I/O設(shè)備發(fā)出的響應(yīng)信號(hào)，輸入、高電平有效。在總線操作周期中，8088CPU會(huì)在第3個(gè)時(shí)鐘周期的前沿測(cè)試該引腳。如果測(cè)到高電平，CPU直接進(jìn)入第4個(gè)時(shí)鐘周期；如果測(cè)到無(wú)效（低電平），CPU將插入等待周期Tw。CPU在等待周期中仍然要監(jiān)測(cè)READY信號(hào)，有效則進(jìn)入第4個(gè)時(shí)鐘周期，否則繼續(xù)插入等待周期Tw。2023/1/14qingyang@228088/8086控制引腳（4）TEST*（23引腳）測(cè)試信號(hào)，輸入、低電平有效。該引腳與WAIT指令配合使用。當(dāng)CPU執(zhí)行WAIT指令時(shí)，將在每個(gè)時(shí)鐘周期對(duì)該引腳進(jìn)行測(cè)試：如果無(wú)效，則程序踏步并繼續(xù)測(cè)試；如果有效，則程序恢復(fù)運(yùn)行。也就是說(shuō)，WAIT指令使CPU產(chǎn)生等待，直到引腳有效為止在使用協(xié)處理器8087時(shí)，通過(guò)引腳和WAIT指令，可使8088與8087的操作保持同步。2023/1/14qingyang@238088/8086控制引腳（5）DEN*（DataEnable，26引腳）

數(shù)據(jù)允許信號(hào)，輸出、三態(tài)、低電平有效。有效時(shí)，表示當(dāng)前數(shù)據(jù)總線上正在傳送數(shù)據(jù)，可利用該引腳來(lái)控制對(duì)數(shù)據(jù)總線的驅(qū)動(dòng)。DT/R*（DataTransmit/Receive，27引腳）數(shù)據(jù)發(fā)送/接收信號(hào)，輸出、三態(tài)。該信號(hào)表明當(dāng)前總線上數(shù)據(jù)的流向。高電平時(shí)數(shù)據(jù)自CPU輸出（發(fā)送）。低電平時(shí)數(shù)據(jù)輸入CPU（接收）。2023/1/14qingyang@248088/8086控制引腳（6）

（面向外部中斷）INTR（InterruptRequest，18引腳）

可屏蔽中斷請(qǐng)求信號(hào)，輸入、高電平有效有效時(shí)，表示請(qǐng)求設(shè)備向CPU申請(qǐng)可屏蔽中斷該請(qǐng)求的優(yōu)先級(jí)別較低，并可通過(guò)關(guān)中斷指令CLI清除標(biāo)志寄存器中的IF標(biāo)志、從而對(duì)中斷請(qǐng)求進(jìn)行屏蔽INTA*（InterruptAcknowledge，24引腳）

可屏蔽中斷響應(yīng)信號(hào)，輸出、低電平有效有效時(shí)，表示來(lái)自INTR引腳的中斷請(qǐng)求已被CPU響應(yīng)，CPU進(jìn)入中斷響應(yīng)周期中斷響應(yīng)周期是連續(xù)的兩個(gè)，每個(gè)都發(fā)出有效響應(yīng)信號(hào)，以便通知外設(shè)他們的中斷請(qǐng)求已被響應(yīng)、并令有關(guān)設(shè)備將中斷向量號(hào)送到數(shù)據(jù)總線

2023/1/14qingyang@258088/8086控制引腳（7）

（面向外部中斷）NMI（Non-MaskableInterrupt，17引腳）

不可屏蔽中斷請(qǐng)求信號(hào)，輸入、上升沿有效有效時(shí)，表示外界向CPU申請(qǐng)不可屏蔽中斷該請(qǐng)求的優(yōu)先級(jí)別高于INTR，并且不能在CPU內(nèi)被屏蔽當(dāng)系統(tǒng)發(fā)生緊急情況時(shí)，可通過(guò)他向CPU申請(qǐng)不可屏蔽中斷服務(wù)

2023/1/14qingyang@268088/8086控制引腳（8）

（面向DMA傳送）HOLD（31引腳）總線保持信號(hào)（即總線請(qǐng)求），輸入、高電平有效。有效時(shí)，表示總線請(qǐng)求設(shè)備向CPU申請(qǐng)占有總線。該信號(hào)從有效回到無(wú)效時(shí)，表示總線請(qǐng)求設(shè)備對(duì)總線的使用已經(jīng)結(jié)束，通知CPU收回對(duì)總線的控制權(quán)。HLDA（HOLDAcknowledge，30引腳）總線保持響應(yīng)信號(hào)（即總線響應(yīng)），輸出、高電平有效。有效時(shí)，表示CPU已響應(yīng)總線請(qǐng)求并已將總線釋放。此時(shí)CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請(qǐng)求設(shè)備可以順利接管總線。待到總線請(qǐng)求信號(hào)HOLD無(wú)效，總線響應(yīng)信號(hào)HLDA也轉(zhuǎn)為無(wú)效，CPU重新獲得總線控制權(quán)。8088/8086控制引腳（9）RESET（21引腳）復(fù)位請(qǐng)求信號(hào)，輸入、高電平有效。該信號(hào)有效(應(yīng)維持50微秒以上），將使CPU回到其初始狀態(tài)；當(dāng)再度返回?zé)o效時(shí)，CPU將重新開(kāi)始工作。8088復(fù)位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H。CLK（Clock，19引腳）

時(shí)鐘輸入信號(hào)系統(tǒng)通過(guò)該引腳給CPU提供內(nèi)部定時(shí)信號(hào)。IBMPC/XT機(jī)的8088采用了4.77MHz的時(shí)鐘，其周期約為210ns2023/1/14qingyang@288088/8086的工作模式及系統(tǒng)總線的形成8088/8086有兩種工作方式：最小模式和最大模式。最小模式構(gòu)成小規(guī)模的應(yīng)用系統(tǒng)。8088本身提供所有的系統(tǒng)總線信號(hào)。最大模式構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)，例如可以接入數(shù)值協(xié)處理器8087。8088和總線控制器8288共同形成系統(tǒng)總線信號(hào)。兩種組態(tài)模式利用MN/MX*（第33引腳）進(jìn)行控制MN/MX*接高電平，8088/8086工作在最小組態(tài)模式。MN/MX*接低電平，8088/808