北郵微機(jī)原理-儲(chǔ)存器及儲(chǔ)存器子系統(tǒng)

1第五章

存儲(chǔ)器及存儲(chǔ)器子系統(tǒng)

2第五章作業(yè)

1，2，3，5，7，12。3本章主要內(nèi)容存儲(chǔ)器的分類(lèi)、技術(shù)指標(biāo)、組成及層次結(jié)構(gòu)靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)只讀存儲(chǔ)器(ROM，EPROM，E2PROM，F(xiàn)LASH)動(dòng)態(tài)存儲(chǔ)器(DRAM)存儲(chǔ)器的接口設(shè)計(jì)4第一節(jié)存儲(chǔ)器概述5本節(jié)基本內(nèi)容存儲(chǔ)器技術(shù)指標(biāo)存儲(chǔ)器分類(lèi)與性能內(nèi)存的基本組成存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)由于CPU的速度不斷提高，處理的信息量不斷增大，要求存儲(chǔ)器提高存取速度，改進(jìn)存取方式(如突發(fā)存取，并行存取等方式)。6存儲(chǔ)器的主要技術(shù)指標(biāo)存儲(chǔ)器:本章指具體的獨(dú)立的存儲(chǔ)芯片、模塊或介質(zhì)，與前面泛指計(jì)算機(jī)中的存儲(chǔ)部件不同。存儲(chǔ)容量:指它可存儲(chǔ)的信息的字節(jié)數(shù)或比特?cái)?shù)，通常用存儲(chǔ)字?jǐn)?shù)(單元數(shù))存儲(chǔ)字長(zhǎng)(每單元的比特?cái)?shù))表示。例如:1Mb=1M1bit=128k8bit=256k4bit=1M位1MB=1M8bit=1M字節(jié)不同寬度與存儲(chǔ)體組織結(jié)構(gòu)有關(guān)7存取時(shí)間存取時(shí)間(訪問(wèn)時(shí)間)TA:從存儲(chǔ)器接收到讀/寫(xiě)命令到信息被讀出或?qū)懭胪瓿伤璧臅r(shí)間(決定于存儲(chǔ)介質(zhì)的物理特性和尋址部件的結(jié)構(gòu))。ROM存取時(shí)間通常為幾百ns；RAM存取時(shí)間通常為幾十ns到一百多ns；雙極性RAM存取時(shí)間通常為10~20ns。TA的提高很快8存取周期存取周期TM:指在存儲(chǔ)器連續(xù)讀/寫(xiě)過(guò)程中一次完整的存取操作所需的時(shí)間，或者說(shuō)是CPU連續(xù)兩次訪問(wèn)存儲(chǔ)器的最小時(shí)間間隔。有些存儲(chǔ)器在完成讀/寫(xiě)操作后還有一些附加動(dòng)作時(shí)間或恢復(fù)時(shí)間，例如刷新或重寫(xiě)。TM略大于TA。決定了存儲(chǔ)器的速度。9帶寬數(shù)據(jù)傳送速率(頻寬)BM:單位時(shí)間內(nèi)能夠傳送的信息量。若系統(tǒng)的總線寬度為W，則BM=W/TM(b/s)。例如:若W=32位，TM=100ns，則

BM=32bit/100×1E-9s=320×1E+6=320Mbit/s=40MB/s若TM=40ns，則BM=100MB/s(PCI的TM=30ns)早期的PC機(jī):總線為8位，

TM=250ns，BM=8bit/(250×1E-9)=4MB/s10其他指標(biāo)體積與功耗嵌入式系統(tǒng)或便攜式微機(jī)中尤為重要可靠性平均故障間隔時(shí)間(MTBF)，即兩次故障之間的平均時(shí)間間隔。EPROM:重寫(xiě)次數(shù)在數(shù)千到10萬(wàn)次之間；ROM:數(shù)據(jù)保存時(shí)限是20年到100多年。11存儲(chǔ)器的分類(lèi)與性能內(nèi)部存儲(chǔ)器:也稱(chēng)主存儲(chǔ)器，但有了Cache后，內(nèi)存包括主存與Cache。其速度快，價(jià)格貴，容量有限:CRT存儲(chǔ)器磁性存儲(chǔ)器:

磁泡存儲(chǔ)器和磁芯存儲(chǔ)器，信息不易丟失，但容量小，體積大。半導(dǎo)體存儲(chǔ)器外部存儲(chǔ)器:又稱(chēng)海量存儲(chǔ)器，容量大，價(jià)格低，不揮發(fā)。但存取速度慢。外存有:磁表面存儲(chǔ)器:磁鼓，磁盤(pán)(硬盤(pán)、軟盤(pán))、磁帶光存儲(chǔ)器:CD-ROM,DVD-ROM,CD-R,WR-CD半導(dǎo)體存儲(chǔ)器:Flash存儲(chǔ)器(閃存盤(pán)，閃存條，U盤(pán))。12半導(dǎo)體存儲(chǔ)器半導(dǎo)體存儲(chǔ)器種類(lèi)很多，分為雙極性存儲(chǔ)器和MOS存儲(chǔ)器，后者又有很多種類(lèi)。雙極性存儲(chǔ)器:速度快，功耗大，價(jià)格貴，容量小。適宜作Cache、隊(duì)列等；MOS存儲(chǔ)器:速度稍慢，集成度高，功耗小，價(jià)格便宜。MOS存儲(chǔ)器分為多種ROM和RAM。13只讀存儲(chǔ)器ROM只讀存儲(chǔ)器ROM:工作過(guò)程中不能寫(xiě)入，內(nèi)容不易揮發(fā)。掩膜ROM，廠家制造時(shí)已編程，用戶(hù)不可編程，不易揮發(fā)。PROM:用戶(hù)可一次編程(OTP)。不可擦除。EPROM:UV-EPROM，紫外線擦除可編程ROM。E2PROM:電可擦除可編程ROM14隨機(jī)訪問(wèn)存儲(chǔ)器RAMRAM存儲(chǔ)器:隨機(jī)存取存儲(chǔ)器，又稱(chēng)隨機(jī)讀/寫(xiě)存儲(chǔ)器，易揮發(fā)。SRAM:靜態(tài)存儲(chǔ)器，掉電后，信息丟失－揮發(fā)。DRAM:動(dòng)態(tài)存儲(chǔ)器，即使不掉電，信息也會(huì)丟失，需要定時(shí)刷新。15存儲(chǔ)器的基本組成各種存儲(chǔ)器的內(nèi)部結(jié)構(gòu)各異，但從宏觀上看，通常都有以下幾個(gè)部分:存儲(chǔ)體，地址譯碼，讀/寫(xiě)電路。存儲(chǔ)體:存儲(chǔ)二進(jìn)制信息的矩陣，由多個(gè)基本存儲(chǔ)單元組成，每個(gè)存儲(chǔ)單元可有0與1兩種狀態(tài)，即存儲(chǔ)1bit信息。地址譯碼部件:地址線通過(guò)譯碼器選中相應(yīng)的存儲(chǔ)單元中的所有基本單元。地址線條數(shù)n=log2N(N為存儲(chǔ)單元數(shù))。即:N=2n，若n=16，N=216=6553616讀/寫(xiě)電路讀/寫(xiě)電路由讀出放大器、寫(xiě)入電路和讀/寫(xiě)控制電路構(gòu)成，通過(guò)數(shù)據(jù)線與CPU內(nèi)的數(shù)據(jù)寄存器相連。內(nèi)存的基本組成框圖如右圖:17存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)為了解決存儲(chǔ)器速度與價(jià)格之間的矛盾，出現(xiàn)了存儲(chǔ)器的層次結(jié)構(gòu)。程序的局部性原理:在某一段時(shí)間內(nèi)，CPU頻繁訪問(wèn)某一局部的存儲(chǔ)器區(qū)域，而對(duì)此范圍外的地址則較少訪問(wèn)的現(xiàn)象就是程序的局部性原理。對(duì)大量典型程序運(yùn)行情況的統(tǒng)計(jì)分析得出的結(jié)論是:CPU對(duì)某些地址的訪問(wèn)在短時(shí)間間隔內(nèi)出現(xiàn)集中分布的傾向。層次結(jié)構(gòu)是基于程序的局部性原理的。18存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)多級(jí)存儲(chǔ)體系的組成:目前，大多采用三級(jí)存儲(chǔ)結(jié)構(gòu)。即:Cache-主存-輔存，如下圖:CPU高速緩存主存輔存輔助硬件輔助硬、軟件19層次Cache引入主要解決存取速度，外存引入主要解決容量要求。CPU內(nèi)的寄存器、Cache、主存、外存都可以存儲(chǔ)信息，它們各有自己的特點(diǎn)和用途。它們的容量從小到大，而存取速度是從快到慢，價(jià)格與功耗從高到低。Cache又分為指令Cache和數(shù)據(jù)Cache。20多級(jí)存儲(chǔ)系統(tǒng)的性能考慮由Cache和主存構(gòu)成的兩級(jí)存儲(chǔ)系統(tǒng)，其性能主要取決于Cache和貯存的存取周期以及訪問(wèn)它們的次數(shù)。(存取周期為:Tc,Tm;訪問(wèn)次數(shù)為:Nc,Nm)

Cache(NC,TC)主存(Nm,Tm)Cache的命中率H=Nc(Nc+Nm)CPU訪存的平均時(shí)間Ta=HTc+(1-H)Tm

21Cache-主存系統(tǒng)的效率Cache-主存系統(tǒng)的效率

e=Tc/Ta=1H+(1-H)Tm/Tc根據(jù)統(tǒng)計(jì)分析:Cache的命中率可以達(dá)到90%~98%當(dāng)Cache的容量為:32KB時(shí)，命中率為86%64KB時(shí)，命中率為92%128KB時(shí)，命中率為95%256KB時(shí)，命中率為98%22半導(dǎo)體靜態(tài)存儲(chǔ)器23SRAMSRAM與各種類(lèi)型的ROM都屬于半導(dǎo)體靜態(tài)存儲(chǔ)器。靜態(tài)存儲(chǔ)器(SRAM)6管靜態(tài)存儲(chǔ)器單元電路電路組成工作原理246管SRAM單元電路當(dāng)Q=1,T2導(dǎo)通，Q=0,T1截止。同樣，當(dāng)Q＝0時(shí)，T1導(dǎo)通，T2截止。T1、T2構(gòu)成雙穩(wěn)態(tài)觸發(fā)器，存儲(chǔ)0與1。T3、T4為負(fù)載管，為觸發(fā)器補(bǔ)充電荷。T5、T6為門(mén)控管，與數(shù)據(jù)線D和D相連。25工作原理當(dāng)行選X=1(高電平)，T5、T6導(dǎo)通，Q、Q就與D與D相連。當(dāng)這個(gè)單元被選中時(shí)，相應(yīng)的列選Y=1，T7、T8導(dǎo)通(它們?yōu)橐涣泄?，于是，D,D輸出。當(dāng)寫(xiě)入時(shí)，寫(xiě)入信號(hào)自D(或D)輸入，此時(shí)，D=1,D=0,T5、T6、T7、T8都導(dǎo)通(因?yàn)閄=1,Y=1)，D→T7→T5→Q=1;D→T8→T6→Q=0.26SRAM輸入信息存儲(chǔ)于T1、T2之柵極。當(dāng)輸入信號(hào)、地址選通信號(hào)消失后，T5~T8截止，靠VCC與T3就能保持F/F=1，所以，不用刷新(即信息不用再生)。D與D對(duì)外只用一條輸出端接到外部數(shù)據(jù)線上，這種存儲(chǔ)電路讀出是非破壞性的。27SRAM的引腳信號(hào)與讀寫(xiě)操作下面是SRAM芯片62128的引腳信號(hào)(128k8)

A16~A0WEOECSD7~D0

SRAM62128128k8A16~A0地址線D7~D0雙向數(shù)據(jù)線CS片選信號(hào)WE寫(xiě)允許信號(hào)OE輸出允許信號(hào)(讀)這種芯片內(nèi)部為字結(jié)構(gòu)(即8位數(shù)據(jù)每位都有)28SRAM的內(nèi)部結(jié)構(gòu)內(nèi)部組成結(jié)構(gòu):內(nèi)部有存儲(chǔ)矩陣，讀寫(xiě)控制電路，行、列譯碼器，輸入、輸出數(shù)據(jù)緩沖器等組成。存儲(chǔ)矩陣即信息存儲(chǔ)體，每一位二進(jìn)制信息需要一個(gè)6管基本單元電路，如2k8位=20488=16384個(gè)這樣的單元電路組成存儲(chǔ)體。讀寫(xiě)控制電路主要控制讀信號(hào)(OE)、寫(xiě)信號(hào)(WE)及片選信號(hào)(CS)。SRAM大多數(shù)都采用復(fù)合譯碼方式，而不采用線譯碼。因?yàn)榫€性譯碼對(duì)外的引線太多。一般把地址線分為行和列地址分線數(shù)，可以對(duì)稱(chēng)，也可以不對(duì)稱(chēng)。29典型芯片SRAM有Intel6116，6264，62128，62256等。下面介紹6116:容量為:16k位=2k8bit，此SRAM內(nèi)部是按字節(jié)組織的。地址線:11條，7條用于行地址，4條用于列地址。數(shù)據(jù)線:8條，按字節(jié)輸入、輸出。存儲(chǔ)體:128168=16384個(gè)存儲(chǔ)單元?？刂凭€:3條，OE,WE,CS。6116的引腳與內(nèi)部結(jié)構(gòu)如下圖:306116的引腳與內(nèi)部結(jié)構(gòu)31只讀存儲(chǔ)器ROM只讀存儲(chǔ)器ROM:ROM的信息在使用時(shí)是不被改變的，即只能讀出，不能寫(xiě)入，寫(xiě)入是有條件的。故一般只能存放固定程序和常量，如監(jiān)控程序、BIOS程序等。種類(lèi):掩膜ROM，廠家制造時(shí)已編程，用戶(hù)不可編程，不易揮發(fā)。PROM:用戶(hù)可一次編程(OTP)。不可擦除。EPROM:UV-EPROM，紫外線擦除可編程ROM。E2PROM:電可擦除可編程ROM32掩膜ROM掩膜ROM:是廠家根據(jù)用戶(hù)的要求采用掩膜技術(shù)把程序和數(shù)據(jù)在制作集成電路時(shí)就已寫(xiě)入完成。一旦制造完畢，存儲(chǔ)器的內(nèi)容就被固定下來(lái)，用戶(hù)不能修改。若要修改，就只能重新設(shè)計(jì)掩膜和生產(chǎn)新的芯片。

33掩膜ROM圖為一個(gè)簡(jiǎn)單的44位MOS管ROM，采用單譯碼結(jié)構(gòu)，兩位地址可譯出4種狀態(tài)，輸出4條選擇線，可分別選中4個(gè)單元。每個(gè)單元有4位輸出。若A1A0=00,則選中0號(hào)單元，輸出為1010B.圖中的矩陣中，在行列的交點(diǎn)，有的有管子，輸出為0，有的沒(méi)有，輸出為1，這是根據(jù)用戶(hù)提供的程序?qū)π酒瑘D形(掩膜)進(jìn)行二次光刻所決定的。34一次性可編程ROM為了便于用戶(hù)根據(jù)自己的需要確定ROM的內(nèi)容，有一種可一次編程的ROM，簡(jiǎn)稱(chēng)PROM。這種芯片的內(nèi)部是采用多發(fā)射極(8個(gè))熔絲式PROM結(jié)構(gòu)。每一個(gè)發(fā)射極通過(guò)一個(gè)熔絲與位線相連，管子工作于射極輸出器狀態(tài)。熔絲一旦燒斷，不可逆轉(zhuǎn)，所以只能一次編程寫(xiě)入。35PROM芯片的內(nèi)部結(jié)構(gòu)36UV-EPROMUV-EPROM為可擦除可編程的ROM，內(nèi)部電路結(jié)構(gòu)如圖，工作原理:因?yàn)閼腋臫3不導(dǎo)通，當(dāng)X=1時(shí)，T1不導(dǎo)通，而T2總導(dǎo)通，該電路為全1輸出。當(dāng)寫(xiě)入時(shí)，加12.5V~25V高壓，D,S被瞬時(shí)擊穿，會(huì)有電子通過(guò)絕緣層注入懸浮柵。電壓去掉后，電子無(wú)處泄漏，硅柵為負(fù)，形成導(dǎo)電溝道(P)，從而使EPROM單元導(dǎo)通，輸出為0，沒(méi)有擊穿的單元輸出仍為1。37UV-EPROM擦除當(dāng)紫外線照射時(shí)，懸浮柵上的電荷會(huì)形成光電流泄漏掉，即可把信息擦除。輸出仍為全1。用紫外線照射芯片的石英窗口約10多分鐘即可38UV-EPROM的編程39EPROM芯片27C040(512k8)27C040的引腳信號(hào)如圖。A0~A18OECE/PGMVPPD7~D027C040512k8A0~A18地址線D0~D7數(shù)據(jù)線OE輸出允許(讀)CE/PGM片選/編程脈沖；在讀出操作時(shí)是片選信號(hào)；在編程時(shí)是編程脈沖輸入端(加入一個(gè)50ms左右的TTL負(fù)脈沖)。VPP編程電壓，12.5V;正常時(shí)，VPP接VCC(+5V)40E2PROME2PROM:電擦除PROM，又稱(chēng)EEPROM:ElectricallyErasablePROM工作原理:是在絕緣柵MOS管的浮柵附近再增加一個(gè)柵極(控制柵)。給控制柵加一正電壓，就可在浮柵和漏極之間形成厚度不足200?(埃)的隧道氧化物。利用隧道效應(yīng)，電子可注入浮柵，即數(shù)據(jù)被編程寫(xiě)入。若給控制柵加一負(fù)壓，浮柵上的電荷可泄漏掉，即信息被擦除。目前高壓源已集成在芯片內(nèi)而使用單一的+5V電源41E2PROM芯片28256(32k8位)A0~A14D0~D7CEOEWEE2PROM2825632k8A0~A14地址線D0~D7數(shù)據(jù)線CE片選OE輸出允許WE寫(xiě)允許CEOEWELLH讀出

LHL編程寫(xiě)入/芯片擦除寫(xiě)入一個(gè)字節(jié)大約1~5ms，可以按字節(jié)擦除，也可按頁(yè)擦除和整片擦除。不需擦除的部分可以保留。42閃速存儲(chǔ)器(FLASH)閃速存儲(chǔ)器也稱(chēng)為快閃存儲(chǔ)器或閃存，是一種電可擦除的非易失性只讀存儲(chǔ)器。按區(qū)塊或頁(yè)面組織；除了可進(jìn)行整個(gè)芯片的擦除和編程外，還可按字節(jié)、區(qū)快或頁(yè)面進(jìn)行擦除與編程?？蛇M(jìn)行快速頁(yè)面寫(xiě)入:CPU將頁(yè)面數(shù)據(jù)按芯片存取速度(一般幾十到200ns)寫(xiě)入頁(yè)緩存，再在內(nèi)部邏輯控制下，將整頁(yè)數(shù)據(jù)寫(xiě)入相應(yīng)頁(yè)面，大大提高了編程速度。43閃速存儲(chǔ)器(FLASH)具有內(nèi)部編程控制邏輯:寫(xiě)入時(shí)，由內(nèi)部邏輯控制操作，CPU可做其他工作。CPU通過(guò)讀出校驗(yàn)或狀態(tài)查詢(xún)獲知編程是否結(jié)束具有在線系統(tǒng)編程能力:擦除與寫(xiě)入無(wú)需取下。具有軟件和硬件保護(hù)能力:可防止有用數(shù)據(jù)被破壞。44閃存的特點(diǎn)內(nèi)部設(shè)有命令寄存器和狀態(tài)寄存器，因而可通過(guò)軟件靈活控制。采用命令方式可使閃存進(jìn)入各種不同工作狀態(tài)。如整片擦除，頁(yè)面擦除，整片編程，分頁(yè)編程，字節(jié)編程，進(jìn)入保護(hù)方式，讀識(shí)別碼等。閃存內(nèi)部可自行產(chǎn)生編程電壓VPP。在工作狀態(tài)下，在系統(tǒng)中就可實(shí)現(xiàn)編程操作。部分型號(hào)內(nèi)部具有狀態(tài)機(jī)和編程計(jì)時(shí)器，編程寫(xiě)入可在其內(nèi)部控制下自動(dòng)完成。45閃存的組織結(jié)構(gòu)按頁(yè)面組織和按區(qū)塊組織按頁(yè)面組織:內(nèi)部有頁(yè)緩存，存儲(chǔ)體按頁(yè)面組織，頁(yè)緩存大小和存儲(chǔ)體的頁(yè)大小一致，可以把頁(yè)緩存內(nèi)容同時(shí)編程寫(xiě)入相應(yīng)的頁(yè)內(nèi)單元，提高了編程速度。按區(qū)塊組織:按區(qū)塊組織的閃存，提供字節(jié)、區(qū)塊和芯片擦除能力，編程速度較快，編程靈活性?xún)?yōu)于頁(yè)面方式。

46閃存芯片舉例SST公司28EE020—2Mb頁(yè)面式閃存，256k8位。內(nèi)部組織為2048頁(yè)，每頁(yè)128個(gè)字節(jié)。頁(yè)面寫(xiě)周期為5ms，平均寫(xiě)入時(shí)間為39ns/字節(jié)。讀出時(shí)間為120~150ns，重寫(xiě)次數(shù)超過(guò)10萬(wàn)次，數(shù)據(jù)保持時(shí)間大于100年。對(duì)外信號(hào):32條引腳。

A7~A17:11條行地址，決定頁(yè)位置；

A0~A6:6條列地址，決定頁(yè)內(nèi)地址。工作方式參閱教材。A7~A17A0~A6CEWEOED0~D7SST28EE020FLASH256k847閃存的應(yīng)用閃存像RAM一樣可在線寫(xiě)入數(shù)據(jù)，又具有ROM的非易失性，因而可以取代全部的UV-EPRAM和大部分的EEPROM。監(jiān)控程序、引導(dǎo)程序或BIOS等基本不變或不經(jīng)常改變的程序。閃存條、閃存卡(Flashcard，U盤(pán))，數(shù)字相機(jī)，個(gè)人數(shù)字助理(PDN),MP3播放器，筆記本等輔存。因其無(wú)機(jī)械運(yùn)動(dòng)，存取速度快，體積小，可靠性高等優(yōu)點(diǎn)48動(dòng)態(tài)RAM存儲(chǔ)器(DRAM)49DRAM的基本存儲(chǔ)單元由T與電容Cs組成，信息存儲(chǔ)在Cs上。當(dāng)X=1，T導(dǎo)通，電容Cs與數(shù)據(jù)線D連通。寫(xiě)入時(shí)，外部數(shù)據(jù)驅(qū)動(dòng)D，并由D對(duì)電容Cs充電或放電，改變其存儲(chǔ)的信息。Cs上的電荷會(huì)泄漏，需要刷新。50DRAM的讀出讀出時(shí)，Cs經(jīng)D對(duì)數(shù)據(jù)線上的寄生電容Cd充電或放電，從而改變寄生電容Cd上的電壓，讀出所存儲(chǔ)的信息。因每次輸出都會(huì)使Cs上原有的電荷泄放，存儲(chǔ)的內(nèi)容就會(huì)被破壞，所以讀出是破壞性的。為此，每次讀出后讀需要進(jìn)行再生(重新寫(xiě)入)以恢復(fù)Cs上的信息。因?yàn)镃s<<Cd，讀出時(shí)引起的數(shù)據(jù)線上的電壓變化很小，再加上噪聲的影響，需經(jīng)過(guò)靈敏度很高的讀出放大器放大和整形后才能輸出。51DRAM的基本存儲(chǔ)單元由于基本單元電路簡(jiǎn)單，使DRAM的集成度(集成基本存儲(chǔ)單元數(shù))很高，但DRAM的附屬電路較復(fù)雜，需讀出放大器，整形，刷新等電路。52DRAM的引腳信號(hào)由于DRAM的容量較大，又不希望有太多的引腳，所以大多數(shù)DRAM芯片都采用分時(shí)復(fù)用方式傳輸?shù)刂?，將地址分為行地址和列地址兩部分分時(shí)在地址線上傳送。對(duì)本芯片用A0~A9先傳送低10位地址，再傳送高10位地址A10~A19。WE#:寫(xiě)允許信號(hào)Di與Do為數(shù)據(jù)輸入/輸出信號(hào)A0~A9:地址信號(hào)A0~A9RASCASWEDoDi1M1bitDRAMRAS和CAS分別為行、列地址選通信號(hào)53DRAM的引腳信號(hào)RAS:行地址選通信號(hào)，有效時(shí)在地址線上傳送的是行地址(低10位)，用其下降沿將低10位地址鎖存到內(nèi)部行地址鎖存器。CAS:列地址選通信號(hào)，有效時(shí)在地址線上傳送的是列地址(高10位)，用其下降沿將高10位地址存到內(nèi)部列地址鎖存器。DRAM芯片不需要片選CS。54DRAM的讀寫(xiě)操作下圖為DRAM的讀寫(xiě)操作時(shí)序，首先在地址線上出現(xiàn)有效的行地址，然后RAS有效。經(jīng)過(guò)一段時(shí)間之后，行地址被撤銷(xiāo)，改送列地址，CAS有效。當(dāng)行、列地址都被鎖存到內(nèi)部的行、列地址鎖存器之后，即可根據(jù)WE信號(hào)進(jìn)行讀寫(xiě)操作。55DRAM芯片的內(nèi)部結(jié)構(gòu)下面通過(guò)一個(gè)具體的DRAM芯片2116介紹DRAM的內(nèi)部結(jié)構(gòu)。2116為16k1bit的DRAM芯片，其內(nèi)部有行、列地址鎖存器，行、列譯碼器，存儲(chǔ)矩陣，讀出放大器，時(shí)鐘電路，輸出緩沖器和輸入寄存器等部件組成。對(duì)外引腳16條:A0~A6:地址信號(hào)為7條；WE:寫(xiě)允許；RAS:行地址選通，CAS:列地址選通Do:數(shù)據(jù)輸出，Di:數(shù)據(jù)輸入，使用時(shí)Do、Di連接在一起。5657DRAM刷新DRAM的刷新有片內(nèi)刷新和片外刷新兩種。具體方式有三種:集中刷新、分散刷新、異步刷新。集中刷新:將整個(gè)刷新周期分為兩部分,前一部分可進(jìn)行讀、寫(xiě)或維持(不讀不寫(xiě))，后一部分不進(jìn)行讀寫(xiě)操作而集中對(duì)DRAM刷新操作。這種方式控制簡(jiǎn)單。但在刷新過(guò)程中不允許讀寫(xiě)，存在死時(shí)間。58分散刷新分散刷新(隱式刷新):在每個(gè)讀寫(xiě)或維持周期之后插入刷新操作，刷新存儲(chǔ)矩陣的一行所有單元。這樣把一個(gè)存儲(chǔ)系統(tǒng)的周期分為兩部分，讀寫(xiě)、維持時(shí)間和刷新時(shí)間。優(yōu)點(diǎn)是控制簡(jiǎn)單，不存在死時(shí)間；缺點(diǎn)是刷新時(shí)間占整個(gè)讀寫(xiě)系統(tǒng)時(shí)間的一半，故只用于低速系統(tǒng)。59異步刷新異步刷新:

利用CPU不訪問(wèn)存儲(chǔ)器的時(shí)間進(jìn)行刷新操作。若按照預(yù)定的時(shí)間間隔應(yīng)該刷新時(shí)，CPU正在訪問(wèn)存儲(chǔ)器，刷新周期可以向后稍微延遲一段時(shí)間，只要保證在刷新周期內(nèi)所有的行都能得到刷新即可。這種方式優(yōu)點(diǎn)是:對(duì)CPU訪存的效率和速度影響小，又不存在死時(shí)間；缺點(diǎn)是:控制電路較復(fù)雜。在微機(jī)中，可以在DMA控制器的控制下進(jìn)行分散或異步刷新，也可在中斷服務(wù)程序中進(jìn)行集中或分散刷新。用DMA方式刷新比中斷方式效率高。60DRAM的刷新模式DRAM的存儲(chǔ)體是按行、列組織的二維存儲(chǔ)矩陣，而刷新是按行進(jìn)行的，每次刷新對(duì)一行的數(shù)據(jù)同時(shí)進(jìn)行讀出、放大、整形和再寫(xiě)入。刷新操作有多種模式，有的芯片支持其中一種模式，有的芯片同時(shí)支持多種模式。常見(jiàn)的兩種刷新模式為:只用RAS刷新模式，CAS處于高電平(不動(dòng)作)。CAS在RAS之前的刷新模式(自動(dòng)刷新模式)61只用RAS刷新此模式無(wú)需給出列地址，消耗電流小，需外部刷新地址計(jì)數(shù)器62CAS在RAS之前的刷新(自動(dòng)刷新)利用CAS信號(hào)比RAS提前動(dòng)作來(lái)實(shí)現(xiàn)刷新。正常時(shí)，RAS先于CAS有效；而若在CAS下降沿之后RAS才變低，則DRAM芯片進(jìn)入刷新周期。此時(shí)外部產(chǎn)生的地址被忽略，而是由DRAM內(nèi)部刷新地址計(jì)數(shù)器產(chǎn)生刷新地址，每一刷新周期自動(dòng)將這個(gè)地址計(jì)數(shù)器加1，故不需外加的刷新地址計(jì)數(shù)器。63DRAM控制器DRAM控制器產(chǎn)生DRAM訪存和刷新的時(shí)序信號(hào)，生成DRAM的行地址和列地址，能自動(dòng)生成刷新地址，許多廠家設(shè)計(jì)了自己的DRAM控制器，將DRAM的所有外圍支持電路集成于獨(dú)立的集成電路中。64DRAM控制器的基本結(jié)構(gòu)五部分:地址多路開(kāi)關(guān):CPU的地址總線轉(zhuǎn)換成分時(shí)的DRAM行、列地址，另一方面在地址總線與刷新地址之間進(jìn)行切換刷新地址計(jì)數(shù)器:每次刷新均由該計(jì)數(shù)器提供刷新地址刷新定時(shí)器:提供刷新定時(shí)信號(hào)仲裁電路:因CPU訪存與刷新是異步的，故有可能發(fā)生沖突，仲裁電路可依據(jù)一定的策略決定誰(shuí)有優(yōu)先級(jí)定時(shí)發(fā)生器:負(fù)責(zé)產(chǎn)生行、列地址選通信號(hào)，讀寫(xiě)控制信號(hào)等有些廠商把DRAM控制器與DRAM芯片集成于同一芯片中65DRAM控制器的基本結(jié)構(gòu)圖66存儲(chǔ)系統(tǒng)設(shè)計(jì)需考慮的問(wèn)題容量:根據(jù)應(yīng)用場(chǎng)合，可能需要幾KB~幾百KB(如嵌入式計(jì)算機(jī))，也可能需要幾MB~幾GB(如系統(tǒng)機(jī))。地址(空間)安排:對(duì)于固定程序與參數(shù)、引導(dǎo)程序與參數(shù)、隨機(jī)程序與數(shù)據(jù)、中斷向量表等的存儲(chǔ)空間的分配，需作統(tǒng)一考慮與按排。即對(duì)ROM、RAM的地址分配。數(shù)據(jù)總線寬度:數(shù)據(jù)總線的寬度(如8，16，32，64位)決定存儲(chǔ)器存儲(chǔ)體的個(gè)數(shù)(1，2，4，8個(gè))，也決定了字節(jié)使能信號(hào)的條數(shù)(BE0~BEn)?？偩€上的存儲(chǔ)器存取信號(hào)及時(shí)序:不同的總線有不同的接口信號(hào)和時(shí)序，存儲(chǔ)器設(shè)計(jì)時(shí)必須認(rèn)真考慮。67存儲(chǔ)器的接口信號(hào)存儲(chǔ)器通過(guò)總線與CPU連接，它們之間要交換地址信息、數(shù)據(jù)和控制信息。其接口信號(hào)如圖:A0~AmD0~DnRDWRCSSIZEXTACK/WAIT地址信號(hào):A0~Am數(shù)據(jù)信號(hào):D0~Dn讀、寫(xiě)信號(hào):RD、WR(有時(shí)二者合二為一)片選信號(hào):CS(高地址譯碼產(chǎn)生)多字節(jié)寬度(使能)信號(hào):SIZE(指明存取的字節(jié)數(shù)，如字節(jié)、字、雙字等)握手信號(hào):XTACK(對(duì)異步總線為傳輸應(yīng)答信號(hào))

WAIT(或READY)對(duì)半同步總線為等待請(qǐng)求或準(zhǔn)備就緒。68存儲(chǔ)器接口設(shè)計(jì)舉例在PC/XT總線上用62256擴(kuò)充64KBRAM。SRAM62256為32K8位，需兩片。一般ROM區(qū)常安排在地址高端，RAM區(qū)常安排在低端開(kāi)始(因中斷向量表在低端)。若在現(xiàn)有的8位機(jī)上擴(kuò)充RAM，則要考慮擴(kuò)充的RAM地址空間與機(jī)器原有的RAM相鄰接。本次擴(kuò)充的地址為:E0000H~EFFFFH。數(shù)據(jù)線寬度:8bit69存儲(chǔ)器接口設(shè)計(jì)舉例地址譯碼采用門(mén)電路實(shí)現(xiàn)E0000H~EFFFFH=11100000000000000000~11101111111111111111BA19~A17=111B，A16=0A15=0,選擇第一片62256;A15=1,選擇第二片62256。70存儲(chǔ)器接口設(shè)計(jì)舉例71存儲(chǔ)器接口設(shè)計(jì)舉例例2:用SRAM62256在ISA(PC/AT)總線上擴(kuò)充64KBRAM。因?yàn)镮SA(PC/AT)為16位總線，故數(shù)據(jù)總線是D0~D15。地址線為20位，且增加了高字節(jié)允許信號(hào)BHE，其接口信號(hào)與PX/XT不同。具體電路如下:72存儲(chǔ)器接口設(shè)計(jì)舉例73存儲(chǔ)器接口設(shè)計(jì)舉例用64k16位SRAM芯片，設(shè)計(jì)256k32位的存儲(chǔ)器(32位微處理器)。該芯片上的UB、LB為SRAM的高、低字節(jié)有效使能信號(hào)。該總線上一定提供字節(jié)選擇允許信號(hào):BH0、BH1、BH2、BH3；它們對(duì)應(yīng)地址信號(hào)A1~A0的編碼如下:

A1A0字節(jié)選擇數(shù)據(jù)信號(hào)高低字節(jié)使能00BH0D0~D7LB01BH1D8~D15UB10BH2D16~D23LB11BH3D24~D31UB74地址分配根據(jù)題目要求，計(jì)算需該芯片8片，分為2組:D0~D15,D16~D31;若采用20為地址線，A0、A1用于字節(jié)選擇，A2~A17用于片內(nèi)選擇，剩下的A18、A19作為外部譯碼。75存儲(chǔ)器接口設(shè)計(jì)舉例64k16bitSRAM芯片對(duì)外引腳和(2:4)譯碼器:A0~A15D0~D15CSWEOELBUBSRAM

64k16SA18SA19CS0CS1CS2CS3

2:4譯碼器74L統(tǒng)中存儲(chǔ)器組成因?yàn)閿?shù)據(jù)線為16位，所以存儲(chǔ)體分為兩個(gè)，一個(gè)為偶地址存儲(chǔ)體，一個(gè)為奇地址存儲(chǔ)體；由信號(hào)A0、BHE作為存儲(chǔ)體選擇信號(hào)。78P