集成電路版圖設(shè)計課件

集成電路版圖設(shè)計2003.8目錄第一部分：版圖設(shè)計概述。第二部分：Cadence版圖設(shè)計工具VirtuosoLayoutEditor介紹。第三部分：Cadence版圖驗證工具dracula介紹第一部分版圖設(shè)計概述電路的設(shè)計及模擬驗證決定電路的組成及相關(guān)的參數(shù)，但仍不是實體的成品，集成電路的實際成品須經(jīng)晶片廠的制作；版圖設(shè)計師的工作是將所設(shè)計的電路轉(zhuǎn)換為圖形描述格式，即設(shè)計工藝過程需要的各種各樣的掩膜版，定義這些掩膜版幾何圖形的過程即Layout；層次化、模塊化的布局方式可提高布局的效率；1.2設(shè)計規(guī)則設(shè)計規(guī)則的目的是確定掩膜版的間距，它是提高器件密度和提高成品率的折衷產(chǎn)物。設(shè)計規(guī)則決定最小的邏輯門，最小的互連線，因此可以決定影響延遲的寄生電阻，電容等。設(shè)計規(guī)則通常表達(dá)為λ，λ是最小柵長的0.5倍。1.3設(shè)計規(guī)則1.4影響匹配的一些因素1.6大晶體管的版圖1.7晶體管的匹配問題用大小一致的晶體管把大晶體管分解為幾個大小相同的晶體管所有要匹配的晶體管的電流方向要求一致所有匹配的器件都要求有相同的邊界條件，如果不同，則要加虛假（dummy）器件差分對要采用共質(zhì)心設(shè)計1.8匹配邊界條件加入虛假器件使所有的器件都有相同的邊界條件1.10電容的匹配1.11電阻的匹配多晶硅電阻：與電壓無關(guān)；有較高的溫度系數(shù)擴散區(qū)或離子注入?yún)^(qū)（結(jié)（junction）,阱，或基區(qū)）：電阻較高；阻值依賴于電阻兩端的電壓1.12電阻的匹配1.14電源線1.15掩蔽技術(shù)掩蔽技術(shù)可以防護(hù)來自于或者去向襯底的電容耦合?？梢詼p小兩條金屬線之間的cross-talk第二部分Cadence版圖設(shè)計工具

VirtuosoLayoutEditor介紹2.2VirtuosoLayoutEditorCadence最突出的優(yōu)點就在版圖?？梢哉f,Cadence的版圖設(shè)計及驗證工具是任何其他EDA軟件所無法比擬的。Cadence的版圖設(shè)計工具是VituosoLayoutEditor,即為版圖編輯大師，版圖編輯大師不但界面很漂亮，而且操作方便功能強大可以完成版圖編輯的所有任務(wù)。2.3設(shè)置版圖編輯大師的設(shè)置很簡單，對于一般的Cadence的用戶而言，可以不需要進(jìn)行任何設(shè)置就可啟動版圖大師。設(shè)置快捷鍵：設(shè)置快捷鍵能給用戶帶來很大的方便。與電路設(shè)計不同的是，版圖設(shè)計必須考慮具體的工藝實現(xiàn)，因此，存放版圖的庫必須包含工藝庫文件。否則將沒有版層，無從畫圖。顯示對于版圖設(shè)計也很重要因此一定要有自己的顯示文件display.drf2.4啟動啟動版圖大師的指令有：Icfb：FullICdesignenvironmentLayoutPlus:layouteditor+divaLayout:layouteditor通過上述方法啟動版圖大師后，就會出現(xiàn)LSW窗口和用戶界面。從LSW窗口中選擇所需的層，然后在顯示區(qū)畫圖。2.6啟動2.7Cadence的庫結(jié)構(gòu)2.8LayoutEditorMenus2.10在Layout中調(diào)用庫單元2.11Edit菜單2.12DisplayControlWindow2.13EditorOptionControlWindow

2.14AddingLabelandPin2.15JK主從觸發(fā)器的Layoutview2.16版圖層次與制作對應(yīng)2.17CMOS反向器橫截面圖與布局圖2.18版圖參數(shù)規(guī)則定義2.19Layout(Design)Rules(I)2.20Layout(Design)Rules(II)2.21Layout(Design)Rules(III)2.22Layout(Design)Rules(IV)2.23Layout(Design)Rules(V)2.24Layout(Design)Rules(VI)2.25Layout(Design)Rules(VII)2.26Layout(Design)Rules(VIII)2.27Layout(Design)Rules(IX)2.28Layout(Design)Rules(X)2.29參考及幫助與版圖大師有關(guān)的在線文檔有：VirtuosoLayoutEditorhelpCellDesignTutorial第三部分版圖驗證介紹3.1版圖驗證意義光刻板的制作是非常昂貴的，所以布局驗證非常重要。用VirtuosoLayoutEditor編輯生成的版圖是否符合設(shè)計規(guī)則、電學(xué)規(guī)則，其功能是否正確必須通過版圖驗證系統(tǒng)來驗證。每一工藝均有其設(shè)備上和控制上的極限，如光刻分辨率、化學(xué)藥品濃度和劑量、作用時間、溫度等，因此在版圖上要能容忍變化的發(fā)生。為了使晶片廠制作過程的合理變化不致影響制作的結(jié)果，電路設(shè)計者所設(shè)計的電路板圖必須滿足晶片廠提供的設(shè)計規(guī)則。電路設(shè)計及布局設(shè)計為不同階段的獨立設(shè)計過程，必須確保版圖設(shè)計及原電路的一致性。3.2版圖驗證種類布局驗證包括：DRC（DesignRuleCheck）：對IC的布局（Layout）做幾何空間檢查以確保線路能被制版技術(shù)所實現(xiàn)。ERC（ElectricalRuleCheck）：檢查power,ground的short,floatingdevice,floatingnet等指定的電氣特性。LVS（LayoutVersusSchematic)：將layout與schematic做比較，以檢查電路的連接，與MOS的Length、Width值是否匹配。LPE（LayoutParameterExtraction):從layoutdatabaseextract電器參數(shù)（如MOS的W、L值、BJT，diode的area，perimeter,node的parasiticcap）并以Hspicenetlist方式表示電路3.3版圖驗證Cadence提供了兩套布局驗證系統(tǒng)：(1)Diva(on-line) (2)Dracula(batch-running) Diva嵌入在Cadence的主體框架之中，使用較方便，在做小面積的layout驗證時，速度較快。其缺點是做大型芯片或wholechip時，無法做完整驗證。所以一般Diva用于小型cell中或block的布局驗證，而wholechip則采用Dracula處理。3.4dracula驗證流程Dracula為獨立的版圖驗證系統(tǒng)，可以進(jìn)行DRC、ERC、LVS、LPE和PRE，其運算速度快，功能強大，能驗證和提取較大的電路。Dracula被公認(rèn)為布局驗證的標(biāo)準(zhǔn)。幾乎全世界的IC公司都拿它作為signoff的標(biāo)準(zhǔn)。當(dāng)我們所設(shè)計的芯片在CadenceDesignFramework中完成DIVA的驗證程序后，必須將Layoutview轉(zhuǎn)換成工業(yè)界布局資料交換的標(biāo)準(zhǔn)格式GDSII格式，該步驟在Cadence中可以由“streamout”方式進(jìn)行轉(zhuǎn)換。3.5dracula驗證流程使用Dracula和Diva的第一步是編寫與自己的工藝一致的命令文件，包括DRC、ERC、LVS、LPE文件。3.6dracula驗證流程3.7dracula驗證流程3.8參考及幫助與版圖驗證有關(guān)的在線文檔主要有以下幾個。InQuery是用來顯示驗證結(jié)果的：DivaInteractiveVerificationReferenceDraculaStandaloneVerificationReferenceDraculaUserGuideInQueryReferenceInQueryTutorial附錄—The

themainsubmissionscriptusedtostarttheDraculajob.Inanutshell,itinvokesthe

toexecuteasabackgroundprocess.—The

thesequenceofDraculamodulesintheproperorderneededto