EDA技術(shù)實(shí)用教程期末復(fù)習(xí)材料選擇題庫

.將設(shè)計(jì)的系統(tǒng)或電路按照EDA開發(fā)軟件要求的某種形式表示出來。并送入計(jì)算機(jī)的過程稱為（A）：A:設(shè)計(jì)的輸入B:設(shè)計(jì)的輸出C:仿真D:綜合.一般把EDA技術(shù)發(fā)展分為（B）個(gè)階段OA:2 B:3C:4D:5.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的是一C—。CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱；CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件；C.早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來；D.在Altera公司生產(chǎn)的器件中，F(xiàn)LEX10K系列屬CPLD結(jié)構(gòu)；.綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中，_C是錯(cuò)誤的。a）綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；b）綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的；c）綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；d）為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。.IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對于硬IP的正確描述為B。a）提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路；b）提供設(shè)計(jì)的最總產(chǎn)品----掩膜；c）以網(wǎng)表文件的形式提交用戶，完成了綜合的功能塊；d）都不是。.基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入―—B——綜合一適配一一編程下載一硬件測試。①功能仿真②時(shí)序仿真③邏輯綜合④配置⑤引腳鎖定A.③① B.①② C.④⑤ D.④②.下面對利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，那一種說法是不正確的_B__。A.原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；.原理圖輸入設(shè)計(jì)方法無法對電路進(jìn)行功能描述；C.原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；D.原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。.在VHDL語言中，下列對進(jìn)程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，正確的是.A__。E.PROCESS為一無限循環(huán)語句；敏感信號發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)。F.敏感信號參數(shù)表中，應(yīng)列出進(jìn)程中使用的所有輸入信號；G.進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號參數(shù)表三部分組成；H.當(dāng)前進(jìn)程中聲明的變量也可用于其他進(jìn)程。.嵌套使用IF語句，其綜合結(jié)果可實(shí)現(xiàn)I_。.帶優(yōu)先級且條件相與的邏輯電路；J.條件相或的邏輯電路；K.三態(tài)控制電路；L.雙向控制電路。.電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗----即面積優(yōu)化，以及提高運(yùn)行速度----即速度優(yōu)化；指出下列那種方法不屬于速度優(yōu)化：_A。A.資源共享 B.流水線設(shè)計(jì)C.寄存器配平D.關(guān)鍵路徑法.在一個(gè)VHDL設(shè)計(jì)中idata是一個(gè)信號，數(shù)據(jù)類型為integer,下面哪個(gè)賦值語句是不正確的D—。M.idata<=16#20#;N.idata<=32;O.idata<=16#A#E1;P.idata<=B#1010#;.下列EDA軟件中，哪一不具有時(shí)序仿真功能：―D。Max+PlusIIQuartusIIModelSimSynplify13.IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊

的具體電路的IP核為A。A.軟IPB.固IPC.硬IPD.都不是14.綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對綜合的描述中，D是錯(cuò)誤的。A綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；B綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；C為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；D綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下歹IJ對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是C—。AFPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；BFPGA是全稱為復(fù)雜可編程邏輯器件；C基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。.進(jìn)程中的變量賦值語句，其變量更新是_A。A立即完成；B按順序完成；C在進(jìn)程的最后完成；D都不對。.VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述—D。A器件外部特性；B器件的綜合約束；C器件外部特性與內(nèi)部功能；D器件的內(nèi)部功能。.不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)A—。A.時(shí)序邏輯電路 B.組合邏輯電路C.雙向電路 D.三態(tài)控制電路.子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化—B①流水線設(shè)計(jì) ②資源共享③邏輯優(yōu)化④串行化⑤寄存器配平 ⑥關(guān)鍵路徑法A.①③⑤ B.②③④C.②⑤⑥ D.①④⑥標(biāo)識符中，—B是不合法的標(biāo)識符。A.StateOB.9moonC.Not_Ack_0D.signall.關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中最大的一個(gè):A。A2#1111_1110#B8#276#C10#170#D16#E#E1.下列EDA軟件中，哪一個(gè)不具有邏輯綜合功能:_B—。AMax+PlusIIBModelSimCQuartusIIDSynplify.下列那個(gè)流程是正確的基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程：BA.原理圖/HDL文本輸入一適配一綜合一功能仿真一編程下載一硬件測試B.原理圖/HDL文本輸入一功能仿真一綜合一適配一編程下載一硬件測試C.原理圖/HDL文本輸入一功能仿真一綜合一編程下載一一適配硬件測試；D.原理圖/HDL文本輸入一功能仿真一適配一編程下載一綜合一硬件測試.流水線設(shè)計(jì)是一種優(yōu)化方式，下列哪一項(xiàng)對資源共享描述正確一CA.面積優(yōu)化方法，不會有速度優(yōu)化效果2/6B,速度優(yōu)化方法，不會有面積優(yōu)化效果

2/6C.面積優(yōu)化方法，可能會有速度優(yōu)化效果D,速度優(yōu)化方法，可能會有面積優(yōu)化效果.在VHDL語言中，下列對時(shí)鐘邊沿檢測描述中，錯(cuò)誤的是DQifclk'eventandclk='1'theniffalling_edge(clk)thenifclk'eventandclk='0'thenD.ifclk'stableandnotclk='1'then.狀態(tài)機(jī)編碼方式中，其中C占用觸發(fā)器較多，但其實(shí)現(xiàn)比較適合FPGA的應(yīng)用A.狀態(tài)位直接輸出型編碼B.順序編碼C.一位熱碼編碼D.以上都不是.下列是EDA技術(shù)應(yīng)用時(shí)涉及的步驟：A.原理圖/HDL文本輸入；B.適配；C.時(shí)序仿真；D.編程下載；E.硬件測試；F.綜合請選擇合適的項(xiàng)構(gòu)成基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程：A-F一B一__C一—D一E.PLD的可編程主要基于A.LUT結(jié)構(gòu)或者B.乘積項(xiàng)結(jié)構(gòu)：請指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA基于ACPLD基于B.在狀態(tài)機(jī)的具體實(shí)現(xiàn)時(shí)，往往需要針對具體的器件類型來選擇合適的狀態(tài)機(jī)編碼。對于A.FPGAB.CPLD兩類器件：一位熱碼狀態(tài)機(jī)編碼方式適合于A器件；順序編碼狀態(tài)機(jī)編碼方式適合于B器件；.下列優(yōu)化方法中那兩種是速度優(yōu)化方法：B、DA.資源共享B.流水線C.串行化D.關(guān)鍵路徑優(yōu)化.請指出AlteraAcex系列中的EP1K30QC208這個(gè)器件是屬于—A―A.FPGAB.CPLDC.CPUD.GAL.FPGA的可編程是主要基于什么結(jié)構(gòu)：AA.查找表(LUT) B.ROM可編程C.PAL可編程 D.與或陣列可編程.串行化設(shè)計(jì)是一種優(yōu)化方式，下列哪一項(xiàng)對串行化設(shè)計(jì)描述正確：CA.面積優(yōu)化方法，同時(shí)有速度優(yōu)化效果B,速度優(yōu)化方法，不會有面積優(yōu)化效果C.面積優(yōu)化方法，不會有速度優(yōu)化效果D,速度優(yōu)化方法，可能會有面積優(yōu)化效果.狀態(tài)機(jī)編碼方式中，哪種編碼速度較快而且輸出沒有毛刺？C一位熱碼編碼 B.格雷碼編碼C.狀態(tài)位直接輸出型編碼 D.都不是.對于信號和變量的說法，哪一個(gè)是不正確的：AA.信號用于作為進(jìn)程中局部數(shù)據(jù)存儲單元B.變量的賦值是立即完成的C.信號在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用D.變量和信號的賦值符號不一樣.下列狀態(tài)機(jī)的狀態(tài)編碼，A方式有“輸出速度快、難以有效控制非法狀態(tài)出現(xiàn)”這個(gè)特點(diǎn)。A.狀態(tài)位直接輸出型編碼一位熱碼編碼C.順序編碼D.格雷編碼.VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫：DIEEE庫VITAL庫STD庫WORK工作庫.下列語句中，不屬于并行語句的是：__BA.進(jìn)程語句B.CASE語句C.元件例化語句D.WHEN…ELSE…語句.QuartusII是CA:高級語言3/6B:硬件描述語言3/6C:EDA工具軟件D:綜合軟件.QuartusII工具軟件具有（D ）等功能。A:編輯B:編譯C:編程D:以上均可.使用QuartusII軟件實(shí)現(xiàn)原理圖設(shè)計(jì)輸入，原理圖文件擴(kuò)展名是（D）。A:vwfB:vC:vhdD:bdf.使用QuartusII輸入的電路原理圖文件必須通過（B）才能進(jìn)行仿真驗(yàn)證。A:編輯B:編譯C:綜合D:編程.QuartusII的設(shè)計(jì)文件不能直接保存在（B）。A:硬盤B:根目錄C:文件夾D:工程目錄.使用QuartusII工具軟件實(shí)現(xiàn)VHDL文本設(shè)計(jì)輸入，文件擴(kuò)展名是（C）。A:vwfB:vC:vhdD:bdf.使用QuartusII工具軟件實(shí)現(xiàn)波形仿真，仿真文件擴(kuò)展名是A。A:vwfB:vC:vhdD:bdf.在QuartusII集成環(huán)境下為原理圖文件產(chǎn)生一個(gè)元件符號的主要用途是（D）。A:仿真B:編譯C:綜合D:被高層次電路設(shè)計(jì)調(diào)用.仿真是對電路設(shè)汁的一種（）檢測方法。A:直接的B:間接的C:同步的D:異步的.省略QuartusII的VerilogHDL文件的擴(kuò)展名是（C）。A:.scfB:.gdfC:.vhlD:.v.省略.QuartusII是（C）°A:高級語言B:硬件描述語言C:EDA工具軟件D:綜合軟件.QuartusII工具軟件具有（D）等功能。A:編輯B:編譯C:編程D:以上均可.使用QuartusII工具軟件實(shí)現(xiàn)原理圖設(shè)計(jì)輸入，應(yīng)采用A）方式。A:圖形編輯B:文本編輯C:符號編輯D:波形編輯.包括設(shè)計(jì)編譯和檢查，邏輯優(yōu)化和綜合，適配和分割，布局和布線，生成編程數(shù)據(jù)文件等操作的過程稱為（B）oA:設(shè)計(jì)輸入B:設(shè)計(jì)處理C:功能仿真D:時(shí)序仿真.設(shè)計(jì)輸入完成之后，應(yīng)立即對時(shí)間文件進(jìn)行（B）。A:編輯B:編譯C:功能仿真D:時(shí)序仿真.在設(shè)計(jì)處理過程中，可產(chǎn)生器件編程使用的數(shù)據(jù)文件，對于CPLD來說是產(chǎn)生（A）文件。A:熔絲圖B:位流數(shù)據(jù)C:圖形D:仿真.在設(shè)計(jì)處理過程中，可產(chǎn)生供器件編程使用的數(shù)據(jù)文件，對于FPGA來說是生成（B）文件。A:熔絲圖B:位流數(shù)據(jù)C:圖形D:仿真..VHDL是在（B）年正式推出的。A:1983B:1985 C:1987D:1989.VerilogHDL是在（A）年正式推出的。A:1983B:1985C:1987 D:1989.在C語言的基礎(chǔ)上演變而來的硬件描述語言是（B）。AVHDLBVerilogCAHDDCUPL.基于PLD芯片的設(shè)計(jì)稱之為（A）設(shè)計(jì)。A:自底向上B:自頂向下C:積木式D:頂層.基于硬件描述語言HDL的數(shù)字系統(tǒng)設(shè)計(jì)目前最常用的設(shè)計(jì)法稱為（B）設(shè)計(jì)法。人：自底向上8:自頂向下C:積木試D:頂層.在EDA工具中，能將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為（B）。A:仿真器B:綜合器C:適配器D:下載器.在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為（C）。A:仿真器B:綜合器C:適配器D:下載器.在設(shè)計(jì)處理過程中，可產(chǎn)生供器件編程使用的數(shù)據(jù)文件，對于FPGA來說是生成（B）文件。A:熔絲圖B:位流數(shù)據(jù)C:圖形D:仿真.邏輯器件（A ）屬于非用戶定制電路。A:邏輯門B:GALC:PROMD:PLA.可編程邏輯起家PLD屬于（C）電路。A:非用戶定制B:全用戶定制C:半用戶定制0:自動(dòng)生成68..不屬于PLD基本結(jié)構(gòu)部分的是（C）°A:與門陣列B:或門陣列C:與非門陣列D:輸入緩存.在下列可編程邏輯器件中，不屬于高密度可編程邏輯器件HDPLD的是（D）。 A:EPLDB:CPLDC:FPGAD:PAL

.在下列可編程邏輯器件中，不屬于低密度可編程邏輯器件LDPLD的是（C）。AGALBCPLDCPLADPAL：.在PLD沒有出現(xiàn)前，數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計(jì)往往采用（C式進(jìn)行，實(shí)質(zhì)是對電路進(jìn)行設(shè)計(jì)。A:自底向上B:自頂向下C:積木:功能塊.自頂向下設(shè)計(jì)過程中，描述器件總功能的模塊一般稱為B）°A:底層設(shè)計(jì)B:頂層設(shè)計(jì)C:完整設(shè)計(jì)D:全面設(shè)計(jì).自頂向下設(shè)計(jì)過程中，描述器件一部分功能的模塊一般稱為（A）0A:底層設(shè)計(jì)B:頂層設(shè)計(jì)C:完整設(shè)計(jì)D:全面設(shè)計(jì).邊界掃描測試技術(shù)主要解決（C）的測試問題。A:印刷電路版B:數(shù)字系統(tǒng)C:芯片D:微處理器76ispLSI器件中的GLB是指（B）。A:全局布線區(qū)B:通用邏輯塊C:輸出布線區(qū)D:輸出控制單元IEEE于1993爾公布了vHDL的（D ）語法標(biāo)準(zhǔn)。A:IEEESTD1076-1987 B:RS232C:IEEE.STD_LOGIC1164D:IEEESTD1076-1993一個(gè)能為vHDL綜合器接受，并能作為一個(gè)獨(dú)立的設(shè)設(shè)計(jì)單元的完整的vHDL程序稱為（C）。A:設(shè)計(jì)輸入B:設(shè)計(jì)輸出C:設(shè)計(jì)實(shí)體D:設(shè)計(jì)結(jié)構(gòu)vHDL的設(shè)計(jì)文件可以被高層次的系統(tǒng)（D），成為系統(tǒng)的一部分?；疠斎隑:輸出 C:仿真 D:調(diào)用80在VHDL中用（C）來把特定的結(jié)構(gòu)體關(guān)聯(lián)一個(gè)確定的實(shí)體，為一個(gè)大型系統(tǒng)的設(shè)計(jì)提供管理和進(jìn)行工程組織。人:輸入B:輸出 C:綜合 D:配置.在VHDL標(biāo)識符命名規(guī)則中，以（A）開頭的標(biāo)識符是正確的。A:字母B:數(shù)字C:字母或數(shù)字D:下劃線.在下列標(biāo)識符中，（C）是VHDL合法的標(biāo)識符A:4h_addB:h addeC:h_adderD:_h_adde.在VHDL中，（D）不能將信息帶出對它定義的當(dāng)前設(shè)計(jì)單元。A:信號B:常量C:數(shù)據(jù)D:變量.在VHDL中，數(shù)組型（array）和記錄型（record）屬于（B數(shù)據(jù)。

A:標(biāo)量型B:復(fù)合類型C:存取類型D:文件類型85在VHDL中，乘“*”和除“/”算術(shù)運(yùn)算的操作數(shù)據(jù)是（C數(shù)據(jù)類型入整型8:實(shí)型。整型和實(shí)型D:任意類型86.VHDL中條件信號賦值語句WHEN_ELSE屬于（C）語句。A:并行兼順序B:順序C:并行D:不存在的87在VHDL中，為了使已聲明的數(shù)據(jù)類型、子程序、元件能被其他設(shè)計(jì)實(shí)體調(diào)用或共享，可以把他們匯集在（D）中。A:設(shè)計(jì)實(shí)體B:子程序C:結(jié)構(gòu)體D:程序庫88.在一個(gè)VHDL設(shè)計(jì)中a是一個(gè)信號，數(shù)據(jù)類型為integer,數(shù)據(jù)范圍0to127,下面哪個(gè)賦值語句是正確的—C__。A.a:=32B.a<=16#B0# C.a<=16#7#D.a:=2#1010#89-.使用EDA工具的設(shè)計(jì)輸入有多種方式，其中不屬于圖形輸入方式的是下列哪項(xiàng)―D—。A.狀態(tài)圖 B.原理圖 C.波形圖D