zybchEDA設(shè)計流程及其工具

第2章EDA設(shè)計流程及其工具2.1：FPGA/CPLD設(shè)計流程2.2：ASIC及其設(shè)計流程2.3：常用EDA工具2.4：MAXPLUSII概述2.5：IP核2.1FPGA/CPLD設(shè)計流程FPGA：現(xiàn)場可編程門陣列

CPLD：復(fù)雜可編程邏輯器件★這2種器件的一般開發(fā)流程為：(OneTimeProgramming)功能仿真原理圖/HDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載邏輯綜合器結(jié)構(gòu)綜合器1.功能仿真2.時序仿真時序與功能門級仿真FPGA/CPLD器件和電路系統(tǒng)1.isp方式下載2.JTAG方式下載3.針對SRAM結(jié)構(gòu)的配置4.OTP器件編輯1、設(shè)計輸入（原理圖/HDL文本編輯）將需設(shè)計的電子系統(tǒng)的功能和結(jié)構(gòu)以圖形或文本方式表達(dá)?！駡D形輸入：原理圖輸入、狀態(tài)圖輸入、波形圖輸入原理圖方式應(yīng)用最為廣泛,原理圖輸入對原理圖進(jìn)行功能驗證后再進(jìn)行編譯即可轉(zhuǎn)換為網(wǎng)表文件。但此方法一般僅實用于小電路。對于稍大的電路，其可讀性、可移植性差。波形圖主要應(yīng)用于仿真功能測試時產(chǎn)生某種測試信號;狀態(tài)圖常用于建模中?！馠DL文本輸入：目前主流輸入方式，是最有效的方式，其可讀性、可移植性好、便于存檔。2、綜合將前面輸入的原理圖、HDL語言描述轉(zhuǎn)化為電路實現(xiàn)的門級網(wǎng)表的過程；是從抽象到具體實現(xiàn)的關(guān)鍵步驟；綜合的結(jié)果不是唯一的；為達(dá)到性能要求，往往對綜合加以約束。3、適配將網(wǎng)表文件轉(zhuǎn)換為適應(yīng)于特定目標(biāo)器件的可下載的最終文件。適配對象直接與器件的結(jié)構(gòu)細(xì)節(jié)相對應(yīng)。4、行為仿真、功能仿真、時序仿真仿真就是讓計算機根據(jù)一定的算法和一定的仿真庫對EDA設(shè)計進(jìn)行模擬，以驗證設(shè)計，排除錯誤。行為仿真：在綜合以前對VHDL所描述的內(nèi)容進(jìn)行行為仿真，即將VHDL設(shè)計源程序直接送到VHDL仿真器中仿真。此時的仿真只是根據(jù)VHDL的語義進(jìn)行的，與具體電路沒有關(guān)系。在這時的仿真中，可以充分發(fā)揮VHDL中的適用于仿真控制的語句及有關(guān)的預(yù)定義函數(shù)和庫文件。功能仿真：直接對VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測試模擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計的要求的過程，仿真過程不涉及任何具體器件的硬件特性，如延時特性。直接進(jìn)行功能仿真的好處是設(shè)計耗時短，對硬件庫、綜合器等沒有任何要求。大的設(shè)計項目一般先進(jìn)行功能仿真，確認(rèn)邏輯功能滿足要求后，再進(jìn)行綜合、適配、時序仿真。時序仿真：接近真實器件運行特性的仿真，仿真文件中已包含了器件硬件特性參數(shù)，仿真精度高。仿真的文件必須來自針對具體器件的布線/適配器所產(chǎn)生的仿真文件。綜合后所得的EDIF等網(wǎng)表文件通常作為適配器的輸入文件，產(chǎn)生的網(wǎng)表文件中包含了較為精確的延時信息。將這個網(wǎng)表文件送到仿真器中進(jìn)行仿真，就可以得到精確的時序仿真結(jié)果了。EDA設(shè)計流程圖目前流行多種網(wǎng)表文件格式，其中最通用的是EDIF格式的網(wǎng)表文件。Xilinx的XNF網(wǎng)表文件格式也很流行，一般只在使用Xilinx的FPGA/CPLD時才會用到XNF格式。VHDL文件格式也可以用來描述電路網(wǎng)絡(luò)，即采用VHDL語法描述各級電路互連，稱之為VHDL網(wǎng)表，它描述的電路與生成的EDIF/XNF等網(wǎng)表文件一致。VHDL網(wǎng)表文件采用VHDL語法，只是其中的電路描述采用了結(jié)構(gòu)描述方法，即首先描述了最基本的門電路，然后將這些門電路用例化語句連接起來。EDA設(shè)計流程圖注意：圖中有兩兩個仿真真器，一一是VHDL仿真器器，一個是是門級仿真真器，都能進(jìn)進(jìn)行功能仿真真和時序仿真真。兩者仿真真用的文件格式式不同，即即網(wǎng)表文文件不同同。在綜合之之后，VHDL綜合器器一般都都可以生生成一個個VHDL網(wǎng)表表文件。。這樣的VHDL網(wǎng)表文文件再送送到VHDL仿真器器中進(jìn)行功功能仿真真，仿真真結(jié)果與與門級仿真真器所做的功功能仿真真的結(jié)果果基本一一致。5、編程程下載將適配后后的下載載文件，，通過通通信電纜纜或?qū)Ｓ糜镁幊唐髌鲗懼料嘞鄳?yīng)目標(biāo)標(biāo)器件的的過程。。6、硬件件測試將含有載載入了設(shè)設(shè)計的FPGA或CPLD的的硬件系系統(tǒng)進(jìn)行行統(tǒng)一測測試，以以便最終終驗證設(shè)設(shè)計項目目在目標(biāo)標(biāo)系統(tǒng)上上的實際際工作情情況。2.2ASIC及及其設(shè)計計流程ASIC分為：：數(shù)字ASIC、模擬擬ASIC、數(shù)數(shù)?；旌虾螦SIC。2.2.1ASIC設(shè)計方方法ASIC設(shè)計方方法全定制法法半定制法法門陣列法法標(biāo)準(zhǔn)單元元法可編程邏邏輯器件件法2.2.2一一般ASIC設(shè)計的的流程系統(tǒng)規(guī)格設(shè)計系統(tǒng)級描述RTL級描述邏輯綜合優(yōu)化門級網(wǎng)表輸出門級網(wǎng)表布局/布線布局后模擬/驗證FPGA/ASIC實現(xiàn)RTL級級仿真門級仿真真系統(tǒng)級仿仿真前端設(shè)計計后端設(shè)計計2.3常常用用EDA工具用EDA技術(shù)設(shè)設(shè)計電路路可以分分為不同同的技術(shù)術(shù)環(huán)節(jié)，，每一個個環(huán)節(jié)中中必須有有對應(yīng)的的軟件包包或?qū)Ｓ糜玫腅DA工具具獨立處處理。EDA工工具大致致可以分分為以下下5個模模塊。設(shè)計輸入入編輯器器仿真器HDL綜綜合器適配器（（或布局局布線器器）下載器2.3.1設(shè)計輸入入編輯器器通常專業(yè)業(yè)的EDA工具具供應(yīng)商商或各可可編程邏邏輯器件件廠商都都提供EDA開開發(fā)工具具，在這這些EDA開發(fā)發(fā)工具中中都含有有設(shè)計輸輸入編輯輯器，如如Xilinx公司的的Foundation、ISE，Altera公司的的MAX+plusII、QUARTUS等。一般的設(shè)設(shè)計輸入入編輯器器都支持持圖形輸輸入和HDL文文本輸入入。圖形輸入入通常包包括原理圖輸輸入、狀狀態(tài)圖輸輸入和波形圖輸輸入三種常用用方法。。2.3.2HDL綜合器硬件描述述語言誕誕生的初初衷是用用于設(shè)計計邏輯電電路的建建模和仿仿真，但但直到Synoposys公司推出出了HDL綜合合器后，，才可以以將HDL直接接用于電電路設(shè)計計。HDL綜綜合器是是一種用用EDA技術(shù)實實施電路路設(shè)計中中完成電電路化簡簡、算法法優(yōu)化、、硬件結(jié)結(jié)構(gòu)細(xì)化化的計算算機軟件件，是將將硬件描描述語言言轉(zhuǎn)化為為硬件電電路的重重要工具具。HDL綜綜合器在在把可綜綜合的HDL（（Verilog或VHDL）轉(zhuǎn)化為為硬件電電路時，，一般要要經(jīng)過兩兩個步驟驟。第1步是是HDL綜合器器對Verilog或或VHDL進(jìn)行行處理分分析，并并將其轉(zhuǎn)轉(zhuǎn)換成電電路結(jié)構(gòu)構(gòu)或模塊塊。這時是不不考慮實實際器件件實現(xiàn)的的，即完完全與硬硬件無關(guān)關(guān)，這個個過程是是一個通通用電路路原理圖圖形成的的過程。。第2步是是對應(yīng)實實際實現(xiàn)現(xiàn)目標(biāo)器器件的結(jié)結(jié)構(gòu)進(jìn)行行優(yōu)化，，并使之之滿足各各種約束束條件，，優(yōu)化關(guān)關(guān)鍵路徑徑等。HDL綜綜合器的的輸出文文件一般般是網(wǎng)表表文件，，可以是是：用于電路路設(shè)計數(shù)數(shù)據(jù)交換換和交流流的工業(yè)業(yè)標(biāo)準(zhǔn)化化格式的的文件；；直接用硬硬件描述述語言HDL表表達(dá)的標(biāo)標(biāo)準(zhǔn)格式式的網(wǎng)表表文件；；對應(yīng)FPGA/CPLD器件件廠商的的網(wǎng)表文文件。HDL綜綜合器是是EDA設(shè)計流流程中的的一個獨獨立的設(shè)設(shè)計步驟驟，它往往往被其其他EDA環(huán)節(jié)節(jié)調(diào)用，，完成整整個設(shè)計計流程。。2.3.3仿真器在EDA技術(shù)中中仿真的的地位非非常重要要，行為為模型的的表達(dá)、、電子系系統(tǒng)的建建模、邏邏輯電路路的驗證證以及門門級系統(tǒng)統(tǒng)的測試試，每一一步都離離不開仿仿真器的的模擬檢檢測。在EDA發(fā)展的的初期，，快速地地進(jìn)行電電路邏輯輯仿真是是當(dāng)時的的核心問問題，即即使在現(xiàn)現(xiàn)在，各各個環(huán)節(jié)節(jié)的仿真真仍然是是整個EDA設(shè)設(shè)計流程程中最重重要、最最耗時的的一個步步驟。因此，仿仿真器的的仿真速度度、仿真的準(zhǔn)準(zhǔn)確性和易用性成為衡量量仿真器器的重要要指標(biāo)。。按處理的的硬件描描述語言言類型，，HDL仿真器器可分為為：VHDL仿真器器Verilog仿真器器混合VHDL仿仿真器其他HDL仿真真器常用的仿仿真器有有：ModelTechnology公司的ModelsimCadence公司的Verilog-XL和NC-SimAldec公司的ActiveHDLSynopsys公司的VCS等。2.3.4適適配器（布局局布線器器）完成目標(biāo)標(biāo)系統(tǒng)在在器件上上的布局局布線，，通常由由廠商提提供的專專門針對對器件的的軟件來來完成。。適配器最最后輸出出的是廠廠商自定定義的下下載文件件，包括括：時序仿真真文件適配技術(shù)術(shù)報告文文件面向第三三方EDA工具具的輸出出文件編程下載載文件2.3.5下下載器（編程程器）將設(shè)計下下載到對對應(yīng)器件件，實現(xiàn)現(xiàn)硬件設(shè)設(shè)計。一一般由廠廠商提供供的專門門針對器器件的下下載軟件件和下載載電纜線線完成。。FPGAExpress：VHDL/Verilog綜合軟件件，簡單易易用，但但有人反反映其對對Verilog的支持不不夠強,Synopsys公司出品品。Spectrum：VHDL/Verilog綜合軟件件，可以加加比較多多的約束束條件。。可控性性較強，，Mentor公司出品品。常見的EDA工工具Synplify：VHDL/Verilog綜合軟件件，口碑相相當(dāng)不錯錯，Synplicity公司出品品。FPGACompilerII：VHDL/Verilog綜合軟件件，Synopsys公司出品品。常見的EDA工工具Active-HDL：VHDL/Verilog仿真軟件件，簡單易易用，Aldec公司出品品。Modelsim：VHDL/Verilog仿真軟件件，功能比比Active-HDL強大大，使用用比Active-HDL復(fù)復(fù)雜，Mentor公司出品品。NC-Verilog/NC-VHDL：很好的Verilog/VHDL仿真軟件件，其中NC-Verilog的前前身是著著名的Verilog仿真軟軟件Verilog-XL，，Cadence公司出品品。FPGAAdvantage：VHDL/Verilog完完整開發(fā)系統(tǒng)統(tǒng)，可以完完成除了了布線以以外所有有的工作作，Mentor公司出品品。一種最常常用的用用于FPGA/CPLD開發(fā)設(shè)計計的軟件件平臺，，其主要要功能和和設(shè)計流流程為：：圖形或HDL編輯器CompilerNetlistExtractorDatabaseBuilderLogicSynthesizerPartitionerFitterTimingSNFExtractorAssembler編程器設(shè)計輸入綜合或編譯適配器件仿真下載編譯網(wǎng)表提取數(shù)據(jù)庫建立邏輯綜合邏輯分割適配延時網(wǎng)表提取編程文件匯編2.4MAX+PLUSⅡⅡ概述設(shè)計輸入MAX+PLUSII圖形編輯器MAX+PLUSII文本編輯器器件編程MAX+PLUSII編程器項目編譯編譯器網(wǎng)表提取器適配邏輯綜合器數(shù)據(jù)庫建庫器項目校驗MAX+PLUSII仿真器MAX+PLUSII時間分析器MAX+PLUSII信息處理理器和層次顯示示MAX+PLUSⅡ的的管理器器窗口輸入符號總線節(jié)點名稱74163符號輸出符號連接點輸入管腳名輸出管腳名總線名稱MAX+PLUSⅡ的的原理圖圖編輯器器MAX+PLUSⅡ的的HDL文本編編輯器MAX+PLUSⅡ的的波形編編輯器具有知識識產(chǎn)權(quán)的IP模塊的使使用是現(xiàn)現(xiàn)代數(shù)字字系統(tǒng)設(shè)設(shè)計最有有效方法法之一。。IP模塊塊一般是是比較復(fù)復(fù)雜的模模塊，如如數(shù)字濾濾波器、、總線接接口、DSP、、圖像處處理單元元等。這類模塊塊設(shè)計工工作量大大，設(shè)計計者重新新設(shè)計時時，往往往需要在在設(shè)計、、仿真、、優(yōu)化，，邏輯綜綜合、測測試等方方面化費費大量勞勞動。各EDA公公司均均設(shè)有有IP中心心，在在網(wǎng)上上為設(shè)設(shè)計者者提供供服務(wù)務(wù)。網(wǎng)絡(luò)上上已有有豐富富的各各類IP出出售，，使設(shè)設(shè)計者者之間間資源源共享享，加加快產(chǎn)產(chǎn)品設(shè)設(shè)計，，降低低產(chǎn)品品設(shè)計計風(fēng)險險。分為軟IP、固固IP和硬IP。2.5IP核核軟IP以HDL代代碼形形式存存在。。設(shè)計周周期短短，設(shè)設(shè)計投投入少少。不涉及及物理理實現(xiàn)現(xiàn)，為為后續(xù)續(xù)設(shè)計計留有有空間間，增增大了了IP的靈靈活性性和適適應(yīng)性性。需要設(shè)設(shè)計人人員深深入理理解HDL代碼碼，并并將其其轉(zhuǎn)換換成掩掩膜布布局以以產(chǎn)生生合理理的物物理層層設(shè)計計結(jié)果果。在一定定程度度上使使后續(xù)續(xù)工