DDR2時序測試規(guī)范V1.0

9/9DDR2時序測試標(biāo)準(zhǔn)V1.01待測時序參數(shù)12地址和控制信號時序23DQ讀寫數(shù)據(jù)別離64寫數(shù)據(jù)和DM信號時序85讀數(shù)據(jù)時序136時序修正15DDR2時序測試標(biāo)準(zhǔn)Copyright2023瑞斯康達科技開展股份-1-1待測時序參數(shù)DDR2的時序測試應(yīng)包括下表所列的根本參數(shù)：SymbolParameter地址和控制信號時序tISAddressandcontrolinputsetuptimetIHAddressandcontrolinputholdtime寫數(shù)據(jù)和DM信號時序tDSDQandDMinputsetuptimetDHDQandDMinputholdtimetWPREDQSWritepreamble，寫前導(dǎo)時間tWPSTDQSWritepostamble，寫后續(xù)時間讀數(shù)據(jù)時序tDQSQDQS-DQskewforDQSandassociatedDQtQHDQoutputholdtimefromDQStRPREDQSReadpreamble，讀前導(dǎo)時間tRPSTDQSReadpostamble，讀后續(xù)時間【備注】如果內(nèi)存控制器〔如CPU〕的datasheet中對讀數(shù)據(jù)時序有明確要求，讀時序測試參考內(nèi)存控制器的datasheet執(zhí)行。各參數(shù)的示意圖如下：DDR2時序測試標(biāo)準(zhǔn)下面分別說明這些參數(shù)的測試方法。2地址和控制信號時序包括tIS和tIH，定義如下：Copyright2023瑞斯康達科技開展股份-2-DDR2時序測試標(biāo)準(zhǔn)上圖中的各種邏輯電平定義如下：【注釋】VIH(dc)輸入高電平直流參數(shù)：當(dāng)信號向上穿越此閥值時，確保電平翻轉(zhuǎn)到1。是邏輯高電平的翻轉(zhuǎn)閥值。VIH(ac)輸入高電平交流參數(shù)：只有信號向上穿越此閥值后，輸入的高電平信號才能保持一段時間，此時，介于VIH(dc)和VIH(ac)之間的振鈴和毛刺才不會引起誤觸發(fā)。VIL(dc)輸入低電平直流參數(shù)：當(dāng)信號向下穿越此閥值時，確保電平翻轉(zhuǎn)到0。是邏輯低電平的翻轉(zhuǎn)閥值。VIL(ac)輸入低電平交流參數(shù)：只有信號向下穿越此閥值后，輸入的低電平才能保持一段時間，此時，介于VIL(dc)和VIL(ac)之間的振鈴和毛刺才不會引起誤觸發(fā)。測試點：地址和控制信號包括A0~A15、BA0~BA2、CS#、RAS#、CAS#、WE、CKE、ODT，對DDR2來說，這些都是輸入信號，在DDR2芯片側(cè)測試。測試點的選取盡量靠近DDR2芯片輸入管腳，測試時，根據(jù)測試需求可選取個別信號測試。測試儀器：1.地址和控制信號的時序是以差分時鐘的交叉點為參考的，測試時需要使用示波器的3個模擬通道，分別連接CK、CK#和地址〔或控制〕信號，CK和CK#信號需要使用焊接式探頭連接，以減少干擾。2.以目前的測試條件，示波器需要使用Tek_DSA70804，被測地址〔或控制〕信號使用P7240單端探頭，CK和CK#信號分別使用1個P7380A差分探頭，差分探頭的＋端接CK或CK#，－端接地，連接方式如下列圖：Copyright2023瑞斯康達科技開展股份-3-DDR2時序測試標(biāo)準(zhǔn)圖1.先將探頭的附件焊接在板上并固定好圖2.再將P7380A探頭分別連接好實測波形：以低電平信號為例。tIS：Copyright2023瑞斯康達科技開展股份-4-DDR2時序測試標(biāo)準(zhǔn)tIH：【注意】tIS和tIH是以CK上升沿與CK#下降沿的交叉點為參考的。Copyright2023瑞斯康達科技開展股份-5-DDR2時序測試標(biāo)準(zhǔn)3DQ讀寫數(shù)據(jù)別離由于DQ數(shù)據(jù)總線是雙向的，所以測試DQ讀寫時序的前提是對讀寫數(shù)據(jù)進行別離，篩選出需要的讀或?qū)憯?shù)據(jù)。總體而言，有4種方法：1.根據(jù)WE#信號寫數(shù)據(jù)出現(xiàn)前，WE#信號會被拉低來下發(fā)寫命令，而下發(fā)讀命令時，WE#信號是高電平。2.根據(jù)DQS和DQ的時序關(guān)系寫操作DQS跳變點與DQ中心對齊，讀操作DQS跳變點與DQ跳變沿對齊。3.根據(jù)DQS的前導(dǎo)信號長度寫操作DQS前導(dǎo)信號長度大約為0.5tCK，讀操作DQS前導(dǎo)信號長度大約為1tCK。Copyright2023瑞斯康達科技開展股份-6-DDR2時序測試標(biāo)準(zhǔn)4.比擬DQ信號波形峰峰值〔或信號質(zhì)量〕一般情況下，在內(nèi)存控制器端測量時，寫操作峰峰值高〔或信號質(zhì)量差〕，在內(nèi)存芯片端測量時讀操作峰峰值高〔或信號質(zhì)量差〕。Copyright2023瑞斯康達科技開展股份-7-DDR2時序測試標(biāo)準(zhǔn)【說明】由于DDR2的讀寫操作在不同的設(shè)計中存在差異，而且DDR2本身的工作狀態(tài)比較復(fù)雜，所以在某個特定的設(shè)計中，上面的4種判斷依據(jù)并不都是絕對符合的。進行讀寫信號的別離需要根據(jù)實際情況，綜合考慮，選擇其中的一種或幾種作為判斷依據(jù)，并且盡量選擇最簡單有效的方法。4寫數(shù)據(jù)和DM信號時序包括tDS、tDH、tWPRE和tWPST。tDS和tDH的定義如下：Copyright2023瑞斯康達科技開展股份-8-DDR2時序測試標(biāo)準(zhǔn)如果DDR2配置為DQS#不使能模式，僅用DQS單端信號采樣，tDS和tDH的定義如下：Copyright2023瑞斯康達科技開展股份-9-DDR2時序測試標(biāo)準(zhǔn)tWPRE的起始點和tWPST的結(jié)束點如下列圖所示：測試點：寫數(shù)據(jù)DQ和數(shù)據(jù)屏蔽DM信號都在靠近DDR2芯片側(cè)測試，并且盡量在DDR2芯片的BGA管腳下面測試。DQ數(shù)據(jù)總線根據(jù)芯片型號不同有4、8、16三種位寬，測試時，根據(jù)測試需求可選取個別信號進行測試。測試儀器：1.DQ和DM信號的時序是以差分DQS和DQS#的交叉點為參考的，測試時需要使用示波器的全部4個模擬通道，分別連接WE#、DQS、DQS#和DQ〔或DM〕信號，DQS和DQS#信號需要使用焊接式探頭連接，以減少干擾?！緜渥ⅰ咳绻酒渲脼椴皇鼓蹹QS#模式，DQ和DM的時序那么以DQS的上下沿為參考。這里以使能DQS#模式為例講解。2.以目前的測試條件，示波器需要使用Tek_D