FPGA常用調(diào)試技術(shù)_第1頁
FPGA常用調(diào)試技術(shù)_第2頁
FPGA常用調(diào)試技術(shù)_第3頁
FPGA常用調(diào)試技術(shù)_第4頁
FPGA常用調(diào)試技術(shù)_第5頁
已閱讀5頁,還剩28頁未讀, 繼續(xù)免費(fèi)閱讀

下載本文檔

版權(quán)說明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)

文檔簡(jiǎn)介

FPGA常用調(diào)試技術(shù)FPGA常用調(diào)試技術(shù)1435查看綜合報(bào)告查看時(shí)序分析報(bào)告仿真測(cè)試其他方法在FPGA開發(fā)過程中,對(duì)于設(shè)計(jì)中存在的錯(cuò)誤和缺陷,我們常用以下方法進(jìn)行定位2在線調(diào)試1查看綜合報(bào)告一查看綜合報(bào)告查看綜合報(bào)告綜合工具在分析代碼時(shí),對(duì)于可能出問題的

地方,會(huì)予以警告。很多警告是無關(guān)緊要的,而某些警告則是需

要根據(jù)具體情況來確定它的嚴(yán)重程度的。設(shè)計(jì)者可以通過某些警告發(fā)現(xiàn)工程中潛在的

錯(cuò)誤。這些潛在的錯(cuò)誤往往是由于較差的coding style或是人為疏忽導(dǎo)致的。一查看綜合報(bào)告XST綜合工具中幾種常見的warning

1.未用端口WARNING:Xst:1306-Output<clk12M>isneverassigned.這個(gè)warning表示一個(gè)稱為<clk12M>的輸出端口沒有被賦值。WARNING:Xst:647-Input<RST_n>isneverused.Thisportwillbepreservedandleftunconnectedifitbelongstoatop-levelblockoritbelongstoasub-blockandthehierarchyofthissub-blockispreserved.這個(gè)warning表示一個(gè)稱為<RST_n>的輸入端口沒有在模塊中使用,這個(gè)輸入端口將會(huì)被保留。一查看綜合報(bào)告一查看綜合報(bào)告2.賦值與使用缺其一WARNING:Xst:646-Signal<clk12M_buf>isassignedbutneverused.Thisunconnectedsignalwillbetrimmedduringtheoptimizationprocess.這個(gè)warning表示一個(gè)稱為<clk12M_buf>的信號(hào)在模塊中被賦值,但是沒有用于其它邏輯的驅(qū)動(dòng),這個(gè)信號(hào)將會(huì)在optimization環(huán)節(jié)中被優(yōu)化掉。一查看綜合報(bào)告WARNING:Xst:653-Signal<B>isusedbutneverassigned.Thissourcelesssignalwillbeautomaticallyconnectedtovalue00000000.這個(gè)warning表示一個(gè)稱為<B>的信號(hào)在模塊中被使用,但是它卻沒有被賦值。那么這個(gè)信號(hào)將被自動(dòng)地把00000000做為驅(qū)動(dòng)源。一查看綜合報(bào)告

3.存在latchWARNING:Xst:737-Found1-bitlatchforsignal<clk6M>.Latchesmaybegeneratedfromincompletecaseorifstatements.WedonotrecommendtheuseoflatchesinFPGA/CPLDdesigns,astheymayleadtotimingproblems.這個(gè)warning表示一個(gè)稱為<clk6M>的信號(hào)可能存在latch,這個(gè)latch可能是由于一個(gè)不完整的case分支語句或是不完整的條件語句而導(dǎo)致的。這個(gè)latch不會(huì)被優(yōu)化,可能會(huì)導(dǎo)致某些時(shí)序問題。4.信號(hào)被優(yōu)化為固定值

WARNING:Xst:1710-FF/Latch

<data_E_buf_7>(withoutinitvalue)hasa

constantvalueof0inblock

<debug_warning>.ThisFF/Latchwillbe

trimmedduringtheoptimizationprocess.

這個(gè)warning表示一個(gè)稱為<data_E_buf_7

>的信號(hào)在<debug_warning>這個(gè)模塊中擁

有一個(gè)固定值0。這個(gè)信號(hào)將會(huì)optimization

環(huán)節(jié)中被優(yōu)化掉。一查看綜合報(bào)告

一查看綜合報(bào)告

5.組合邏輯回環(huán)WARNING:Xst:2170-Unitdebug_warning:thefollowingsignal(s)formacombinatorialloop:sum_AB<8>.這個(gè)warning表示在debug_warning單元中,有一個(gè)稱為sum_AB<8>的信號(hào)導(dǎo)致了組合邏輯回環(huán)現(xiàn)象。一查看綜合報(bào)告

綜合器報(bào)告warning的情況有很多種。以上只列舉了一些。建議大家根據(jù)具體的情況酌情考慮warning的嚴(yán)重程度。debug_warning工程是一個(gè)具體的例子。大家可以把它放在XST下綜合,根據(jù)綜合的報(bào)告,檢查電路中的錯(cuò)誤,并嘗試修正。2查看時(shí)序分析報(bào)告二查時(shí)序分析報(bào)告

查看靜態(tài)時(shí)序分析報(bào)告1、開發(fā)工具完成布局布線后會(huì)根據(jù)布局布線的結(jié)果進(jìn)行靜態(tài)時(shí)序分析,并給出時(shí)序分析結(jié)果,供用戶判斷時(shí)序最差的路徑和編寫的代碼在時(shí)序上能達(dá)到的最優(yōu)情況。2、可以根據(jù)時(shí)序分析報(bào)告預(yù)先找出時(shí)序最差路徑,可通過UCF文件或修改代碼的方式進(jìn)行時(shí)序優(yōu)化。二查時(shí)序分析報(bào)告

查看時(shí)序分析報(bào)告二查時(shí)序分析報(bào)告

查看時(shí)序分析報(bào)告3仿真測(cè)試三仿真測(cè)試仿真測(cè)試 FPGA電路的仿真分為兩種。一種是門級(jí)仿真,有的地方也稱為行為仿真(BehaviorSimulation);另一種是時(shí)序仿真,有的地方也稱為布線后仿真(Post-RouteSimulation)。

行為仿真是對(duì)綜合所生成的門級(jí)電路模型仿真,由于它不包含各元件的時(shí)延信息,仿真的結(jié)果是一種理想的情況。

布線后仿真則針對(duì)布線后生成的具體電路,加入了各元件的時(shí)延信息,仿真的結(jié)果更趨近于實(shí)際情況。4在線調(diào)試四在線調(diào)試在線調(diào)試 FPGA的在線調(diào)試,一般是在FPGA中嵌入一個(gè)類似于邏輯分析儀的模塊,在滿足觸發(fā)條件時(shí),對(duì)

需觀測(cè)的信號(hào)進(jìn)行采集,并通過JTAG線纜將存儲(chǔ)的波形上傳至計(jì)算機(jī),供調(diào)試人員檢查。這種技術(shù)的優(yōu)勢(shì)在于,它能幫助設(shè)計(jì)人員觀測(cè)FPGA內(nèi)部的信號(hào)狀態(tài),對(duì)定位錯(cuò)誤非常有用。

目前的兩大FPGA生產(chǎn)廠商就有均有其在線調(diào)

試工具。Xilinx稱之為ChipScope,Altera稱之為 SignalTap。四在線調(diào)試Chipscope模塊添加四在線調(diào)試四在線調(diào)試四在線調(diào)試四在線調(diào)試四在線調(diào)試四在線調(diào)試四在線調(diào)試下載程序注意事項(xiàng)1、當(dāng)添加信號(hào)發(fā)生變化時(shí),下載前勾選Cleanpreviousprojectsetting2、默認(rèn)選擇勾選importDesign-levelCDCFile和Auto-createBuses四在線調(diào)試chipscope信號(hào)添加原則1、盡量添加更多有用的觀測(cè)信號(hào)2、可以增加一些測(cè)試信號(hào)做輔助測(cè)試

例:

狀態(tài)機(jī)信號(hào),狀態(tài)機(jī)綜合后可能會(huì)將各個(gè)

狀態(tài)綜合成不規(guī)則信號(hào),可以將狀態(tài)機(jī)各個(gè)狀態(tài)

時(shí)給一個(gè)測(cè)試信號(hào)輸出固定值,以此來明確各個(gè)

狀態(tài)。四在線調(diào)試Chipscope和modelsim配合使用

chipscope存在觀測(cè)波形顯示時(shí)間短,信號(hào)添加個(gè)數(shù)有限,modelsim可以完整顯示長(zhǎng)時(shí)間的仿真波形,顯示信號(hào)多優(yōu)點(diǎn)。調(diào)試時(shí)可以利用chipscope來發(fā)現(xiàn)錯(cuò)誤點(diǎn),然后在允許的條件下使用modelsim仿真來解決bug。5其他方法五其他方法其它方法

如果在線調(diào)試還是不能很好地定位問題,只能采用其它調(diào)試工具??晒┻x擇的

溫馨提示

  • 1. 本站所有資源如無特殊說明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁內(nèi)容里面會(huì)有圖紙預(yù)覽,若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網(wǎng)僅提供信息存儲(chǔ)空間,僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理,對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容,請(qǐng)與我們聯(lián)系,我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。

評(píng)論

0/150

提交評(píng)論