存儲器層次結(jié)構(gòu)

存儲器層次結(jié)構(gòu)第一頁，共四十三頁，2022年，8月28日3.1存儲器的分類按存儲介質(zhì)分：半導(dǎo)體存儲器、磁表面存儲器、光存儲器按讀寫性質(zhì)分：隨機(jī)讀寫存儲器（RAM）靜態(tài)隨機(jī)存儲器（SRAM）；動態(tài)隨機(jī)存儲器（DRAM）由于它們存儲的內(nèi)容斷電則消失，故稱為易失性存儲器只讀存儲器（ROM）掩膜型ROM，EPROM，EEPROM（包括FlashEPROM）由于其內(nèi)容斷電也不消失，故稱為非易失性存儲器按在計算機(jī)中的層次作用分主（內(nèi)）存儲器、輔助（外）存儲器、高速緩沖存儲器（Cache）第二頁，共四十三頁，2022年，8月28日3.2存儲器的層次化結(jié)構(gòu)存儲器有3個重要的指標(biāo)：速度、容量和每位價格，一般來說，速度越快，位價越高；容量越大，位價越低，容量大，速度就越低。上述三者的關(guān)系：高低小大快慢輔存寄存器緩存主存磁盤光盤磁帶光盤磁帶速度容量價格位／CPUCPU主機(jī)第三頁，共四十三頁，2022年，8月28日3.2.1存儲器系統(tǒng)的層次根據(jù)各種存儲器的存儲容量、存取速度和價格比的不同，將它們按照一定的體系結(jié)構(gòu)組織起來，使所放的程序和數(shù)據(jù)按照一定的層次分布在各種存儲器中。按照存儲器在計算機(jī)系統(tǒng)中作用的不同，可將它們劃分為主存儲器（內(nèi)存）、輔助存儲器（外存）和高速緩沖存儲器等。第四頁，共四十三頁，2022年，8月28日緩存CPU主存輔存緩存-主存層次和主存-輔存層次緩存主存輔存主存虛擬存儲器虛地址邏輯地址實(shí)地址物理地址主存儲器（速度）（容量）第五頁，共四十三頁，2022年，8月28日3.2.2存儲系統(tǒng)運(yùn)行遵循的原理程序運(yùn)行的局部性原理時間、空間和順序一致性原則和包含性原則一致性原則：同一個信息會同時存放于幾個層次的存儲器中，此時，該信息在幾個層次的存儲器中必須保持相同值。包含性原則：處于內(nèi)層（靠近CPU）存儲器中的信息一定包含在各外層的存儲器中，即內(nèi)層存儲器中的全部信息一定是各外層存儲器信息中一小部分的副本。第六頁，共四十三頁，2022年，8月28日3.3半導(dǎo)體隨機(jī)存取存儲器3.3.1靜態(tài)隨機(jī)存儲器（SRAM）（1）靜態(tài)隨機(jī)存儲單元SRAM靜態(tài)存儲單元的每個存儲位需要4~6個晶體管組成。比較典型的是六管存儲單元，即一個存儲單元存儲一位信息“0”或“1”。靜態(tài)存儲單元保存的信息比較穩(wěn)定，信息為非破壞性讀出，故不需要重寫或者刷新操作；另一方面，其結(jié)構(gòu)簡單、可靠性高、速度較快，但其占用元件較多，占硅片面積大，且功耗大，所以集成度不高。第七頁，共四十三頁，2022年，8月28日VccT3T1T4T2T5T6ZWWAB靜態(tài)隨機(jī)存儲元（存儲1位二進(jìn)制）（2）SRAM存儲信息原理：依靠雙穩(wěn)態(tài)電路內(nèi)部交叉反饋的機(jī)制存儲信息。（3）特點(diǎn)：速度快,功耗較大,集成度較低，Cache。第八頁，共四十三頁，2022年，8月28日3.3.2動態(tài)隨機(jī)存儲器（DRAM）（1）動態(tài)隨機(jī)存儲單元常見的動態(tài)RAM存儲單元有三管式和單管式兩種，它們的共特點(diǎn)是靠電容存儲電荷的原理來寄存信息。若電容上存有足夠的電荷表示“1”，電容上無電荷表示“0”。電容上的電荷一般只能維持1-2ms，即使電源不掉電，電容上的電荷會自動消失。因此，為保證信息的不丟失，必須在2ms之內(nèi)就要對存儲單元進(jìn)行一次恢復(fù)操作，這個過程稱為刷新。第九頁，共四十三頁，2022年，8月28日

動態(tài)隨機(jī)存儲器DRAM刷新放大器行選擇信號（Z）列選擇信號數(shù)據(jù)輸入/輸出線（W）TC單管DRAM存儲元C：記憶單元T：控制門管第十頁，共四十三頁，2022年，8月28日

（2）DRAM存儲信息原理：依靠電容存儲電荷的原理存儲信息。（3）特點(diǎn)：功耗較低,集成度較高,速度較快。作主存，目前被各類計算機(jī)廣泛使用。單管單元是破壞性讀出，讀出后需重寫。在讀出時，讀出放大器又使相應(yīng)的存儲單元的存儲信息自動恢復(fù)（重寫），所以讀出放大器還用作再生放大器。第十一頁，共四十三頁，2022年，8月28日在一些實(shí)際的DRAM存儲芯片中，如16K×1b的動態(tài)存儲器，為了減少封裝引腳數(shù)，地址碼分兩批（每批7位）送入存儲器。先送行地址，后送列地址。行地址由行地址選通信號RAS送入行地址鎖存器，再通過行地址譯碼器輸出7：128線。列地址由列地址選通信號CAS送入列地址鎖存器，再通過列地址譯碼器進(jìn)行譯碼輸出7：128線。第十二頁，共四十三頁，2022年，8月28日

（4）DRAM的刷新

刷新定義和原因定期向電容補(bǔ)充電荷——刷新動態(tài)存儲器依靠電容電荷存儲信息。平時無電源供電，時間一長電容電荷會泄放，需定期向電容補(bǔ)充電荷，以保持信息不變。各動態(tài)芯片可同時刷新，片內(nèi)按行刷新（按行讀）。

刷新方法刷新一行所用的時間刷新周期（存取周期）刷新一塊芯片所需的刷新周期數(shù)由芯片矩陣的行數(shù)決定。

刷新周期的安排方式集中式刷新分散式刷新異步刷新第十三頁，共四十三頁，2022年，8月28日對主存的訪問由CPU提供行、列地址，隨機(jī)訪問。2ms內(nèi)集中安排所有刷新周期。CPU訪存：死區(qū)用在實(shí)時要求不高的場合。動態(tài)芯片刷新：

由刷新地址計數(shù)器提供行地址，定時刷新。①集中式刷新R/W刷新R/W刷新2ms50ns②分散式刷新各刷新周期分散安排在存取周期中。R/W刷新R/W刷新100ns用在低速系統(tǒng)中。第十四頁，共四十三頁，2022年，8月28日2ms③

異步刷新例.各刷新周期分散安排在規(guī)定時間（例如2ms）內(nèi)。用在大多數(shù)計算機(jī)中。每隔一段時間刷新一行。128行≈15.6微秒每隔15.6微秒提一次刷新請求，刷新一行；2毫秒內(nèi)刷新完所有行。R/W刷新R/W刷新R/WR/WR/W15.6微秒15.6微秒15.6微秒刷新請求刷新請求（DMA請求）（DMA請求）第十五頁，共四十三頁，2022年，8月28日刷新方式刷新方法特點(diǎn)集中式在整個刷新間隔內(nèi)，前一段時間重復(fù)進(jìn)行讀／寫周期或維持周期，等到需要進(jìn)行刷新操作時，便暫停讀／寫或維持周期，而逐行刷新整個存儲器集中時間刷新。有死區(qū)時間存在，逐行刷新。適合于高速存儲器分散式把一個存儲系統(tǒng)周期分為兩半，周期前半段時間tm用來讀／寫操作或維持信息，周期后半段時間作為刷新操作時間。這樣，每經(jīng)過n個系統(tǒng)周期時間，整個存儲器便全部刷新一遍逐行刷新。沒有死時間。浪費(fèi)比較大，因?yàn)樗⑿聲r間比允許的短許多異步式保證在一個刷新周期內(nèi)將存儲芯片內(nèi)的所有行刷新一遍，可能等時間間距，也可能不等結(jié)合了以上兩者的優(yōu)點(diǎn)，實(shí)際應(yīng)用比較有優(yōu)勢DRAM存儲單元的刷新第十六頁，共四十三頁，2022年，8月28日1.動態(tài)存儲器DRAM的刷新原則是（）。

A．各DRAM芯片輪流刷新

B．各DRAM芯片同時刷新，片內(nèi)逐位刷新

C．各DRAM芯片同時刷新，片內(nèi)逐字刷新

D．各DRAM芯片同時刷新，片內(nèi)逐行刷新答案：D2.某機(jī)器的主存儲器共32KB，由16片16K×1（內(nèi)部采用128x128存儲陣列）的DRAM芯片字和位同時擴(kuò)展構(gòu)成。若采用集中式刷新方式，且刷新周期為2ms，那么所有存儲單元刷新一遍需要（）個存儲周期。

A.128B.256C.1024D.16384答案：A同步練習(xí)第十七頁，共四十三頁，2022年，8月28日3.4只讀存儲器1.只讀存儲器（ROM）由芯片制造商在制造時寫入內(nèi)容，以后只能讀而不能再寫入。其基本存儲原理是以元件的“有／無”來表示該存儲單元的信息（“1”或“0”），可以用二極管或晶體管作為元件，存儲內(nèi)容不會改變。2.可編程序的只讀存儲器（PROM）可由用戶根據(jù)自己的需要來確定ROM中的內(nèi)容，常見的熔絲式PROM是以熔絲的通和斷開來表示所存的信息為“1”或“0”。剛出廠的產(chǎn)品，其熔絲是全部接通的。根據(jù)需要斷開某些單元的熔絲（寫入）。斷開后的熔絲不能再接通了，因而是一次性寫入的存儲器。掉電后不會影響其所存儲的內(nèi)容。第十八頁，共四十三頁，2022年，8月28日只讀存儲器3.可擦可編程序的只讀存儲器（EPROM）為了能修改ROM中的內(nèi)容，出現(xiàn)了EPROM。利用浮動?xùn)臡OS電路保存信息，信息的改寫用紫外線照射即可擦除。4.可電擦可編程序只讀存儲器（E2PROM）編程序原理與EPROM相同，但擦除原理完全不同，重復(fù)改寫的次數(shù)有限制（因氧化層被磨損），一般為10萬次。其讀寫操作可按每個位或每個字節(jié)進(jìn)行，類似SRAM，但每字節(jié)的寫入周期要幾毫秒，比SRAM長得多。每個存儲單元采用2個晶體管。其柵極氧化層比EPROM薄，因此具有電擦除功能。5.FlashMemory是在EPROM與E2PROM基礎(chǔ)上發(fā)展起來的，其讀寫過程和E2PROM不同，F(xiàn)1ashMemory的讀寫操作一般是以塊為單位。第十九頁，共四十三頁，2022年，8月28日3.5主存儲器的組成與控制主存儲器：計算機(jī)中存放當(dāng)前正在執(zhí)行的程序及其使用數(shù)據(jù)的存儲器。存儲器的地址Ai:對存儲單元進(jìn)行順序編號。地址空間S:地址長度所限定能訪問的存儲單元數(shù)目。第二十頁，共四十三頁，2022年，8月28日主存儲器的基本組成MAR地址譯碼器存儲體讀寫電路MDRM位地址總線N位數(shù)據(jù)總線控制電路控制信號MAR:存儲器地址寄存器MDR:存儲器數(shù)據(jù)寄存器第二十一頁，共四十三頁，2022年，8月28日存儲器的結(jié)構(gòu)及功能1.半導(dǎo)體存儲器的基本組成存儲矩陣地址譯碼器三態(tài)雙向緩沖器存儲控制邏輯A0A1AF-1D0D1DW-1R/WCECE第二十二頁，共四十三頁，2022年，8月28日2.存儲矩陣字結(jié)構(gòu)：同一芯片存放一個字的多位，如8位。優(yōu)點(diǎn):選中某個單元，其包含的各位信息可從同一芯片讀出。缺點(diǎn)：芯片外引線較多,成本高。適合容量小的靜態(tài)RAM。位結(jié)構(gòu)：同一芯片存放多個字的同一位。優(yōu)點(diǎn)：芯片的外引線少。缺點(diǎn)：需要多個芯片組合。適合動態(tài)RAM和大容量靜態(tài)RAM。

一個基本單元電路只能存放一位二進(jìn)制信息,為保存大量信息,存儲器中需要將許多基本單元電路按一定的順序排列成陣列形式,這樣的陣列稱為存儲矩陣。排列方式：字結(jié)構(gòu)和位結(jié)構(gòu)。10221023123位結(jié)構(gòu)01127字結(jié)構(gòu)D7D6D0第二十三頁，共四十三頁，2022年，8月28日3.地址譯碼器功能：接收系統(tǒng)總線傳來的地址信號，產(chǎn)生地址譯碼信號后，選中存儲矩陣中的某個或幾個基本存儲單元。從結(jié)構(gòu)類型上分類：單譯碼,雙譯碼單譯碼方式適合小容量的存儲器例如：地址線12根，對應(yīng)4096個狀態(tài)，需要4096根譯碼線。雙譯碼方式適合大容量存儲器(也稱為矩陣譯碼器）分X、Y兩個方向的譯碼例如：地址線12根，X、Y方向各6根，64×64=4096個狀態(tài)，128根譯碼線。第二十四頁，共四十三頁，2022年，8月28日地址譯碼電路譯碼器A5A4A3A2A1A06301存儲單元64個單元行譯碼A2A1A0710列譯碼A5A4A301764個單元單譯碼雙譯碼單譯碼結(jié)構(gòu)雙譯碼結(jié)構(gòu)雙譯碼可簡化芯片設(shè)計主要采用的譯碼結(jié)構(gòu)第二十五頁，共四十三頁，2022年，8月28日4.存儲器控制電路功能：通過存儲器控制信號的引線端接收來自CPU或外部電路的控制信號，經(jīng)過組合變換后對存儲矩陣、地址譯碼器和三態(tài)雙向緩沖器MDR進(jìn)行控制?；疽_：CE（或CS）,R/W（或WE、OE）第二十六頁，共四十三頁，2022年，8月28日3.6主存儲器與CPU的連接一個存儲器的芯片的容量是有限的，它在字?jǐn)?shù)或字長方面與實(shí)際存儲器的要求都有很大差距，所以需要在字向和位向進(jìn)行擴(kuò)充才能滿足需要。根據(jù)存儲器所需的存儲容量和所提供的芯片的實(shí)際容量，可以計算出總的芯片數(shù)。存儲容量：存放信息的總數(shù)，容量=存儲字?jǐn)?shù)×字長。通常以字節(jié)Byte為單位B、KB、MB、GB、TB存取時間TA:是存儲器從接到尋找存儲單元的地址碼開始，到讀出或存入數(shù)據(jù)為止所需的時間。存儲周期TM：CPU連續(xù)兩次訪問存儲器所需要的最短時間間隔。存儲周期略大于存取時間，即TM>TA。第二十七頁，共四十三頁，2022年，8月28日1．位擴(kuò)展用多個存儲器器件對字長進(jìn)行擴(kuò)充。連接方式是將多片存儲器的地址線、片選端、讀/寫控制端R/W相應(yīng)并聯(lián)，數(shù)據(jù)端分別引出。1K×4的SRAM存儲芯片構(gòu)成1K×8的存儲器（位擴(kuò)展）3.6.1主存儲器容量的擴(kuò)展第二十八頁，共四十三頁，2022年，8月28日主存儲器容量的擴(kuò)展位擴(kuò)展（增加存儲字長）利用多個芯片擴(kuò)充數(shù)據(jù)位。多個位擴(kuò)充的存儲芯片的數(shù)據(jù)線連接于系統(tǒng)數(shù)據(jù)總線的不同位其它對應(yīng)連接這些芯片應(yīng)被看作是一個整體第二十九頁，共四十三頁，2022年，8月28日

例：用2片2114（1K×4位）SRAM芯片組成容量為1K×8位的存儲器。DD????D0479AA0???21142114CSWE第三十頁，共四十三頁，2022年，8月28日1K×8SRAM存儲芯片構(gòu)成4K×8的存儲器（字?jǐn)U展）增加存儲器中字的數(shù)量。SRAM進(jìn)行字?jǐn)U展時，將各芯片的地址線、數(shù)據(jù)線、讀/寫控制線相應(yīng)并聯(lián)，而由片選信號來區(qū)分各芯片的地址范圍。2．字?jǐn)U展主存儲器容量的擴(kuò)展第三十一頁，共四十三頁，2022年，8月28日

字?jǐn)U展第三十二頁，共四十三頁，2022年，8月28日

采用專用譯碼器擴(kuò)展常用的采用專用譯碼器有2：4線譯碼器74139，3：8線譯碼器74138和4：16線譯碼器4067等。例：主存儲器容量為64K×8位，而選用的存儲器芯片容量為16K×8位，則主存儲器由4個芯片組成。16K芯片內(nèi)的低14位地址直接連到地址總線的A13~A0。片外高位地址A15A14采用2：4譯碼器進(jìn)行選擇。低位地址分配給芯片內(nèi)，高位地址形成片選邏輯。第三十三頁，共四十三頁，2022年，8月28日地址分配范圍C000H~FFFFH0000000000000011111111111111

1148000H~BFFFH00000000000000111111111111111034000H~7FFFH00000000000000111111111111110120000H~3FFFH0000000000000011111111111111001

地址范圍

片內(nèi)地址A13A12A11A10A9A8A7A6A5A4A3A2A1A0選片地址A15A14芯片號第三十四頁，共四十三頁，2022年，8月28日BY0Y1AY2Y3

A13CSA12#416K×8位A0WED7~D0A13CSA12#316K×8位A0WED7~D0A13CSA12#216K×8位A0WED7~D0A13CSA12#1

16K×8位A0WED7~D0A15A142:4譯碼器D7~D0A13A12A0…WE……………………第三十五頁，共四十三頁，2022年，8月28日如果一個存儲器的容量為M×N位，若使用L×K位存儲器芯片，則該存儲器共需要M/L×N/K個存儲器芯片。3.字位擴(kuò)展按字長（位）方向擴(kuò)展的芯片視為1組，并使該組內(nèi)的芯片同時工作；再在增加字?jǐn)?shù)方向擴(kuò)展組，且使各組芯片分時工作。字向和位向同時擴(kuò)充。例：要組成64K8位的存儲器系統(tǒng)，目前有芯片規(guī)格為8K4位,需用64/88/4=16片，連接電路如圖所示。第三十六頁，共四十三頁，2022年，8月28日A15

A14

A13

A12

A11

A0

D7-D4

D3-D0

CPU

A12

A11

A0

1

3

2

4

15

16

A12

A0

D7-D4

D7-D4

D7-D4

CS

R/WA12

A11

CS

R/WCSR/W′

……A12

A11

CSR/WA0

A12

A0

8K×4

A12

A11

A0

D3-D0

D3-D0

CSR/WCSR/WD3-D0

C

B

A

3-8譯碼器A0

8K×48K×48K×48K×48K×4

Y0Y1Y7……R/W…………………A11A11………………第三十七頁，共四十三頁，2022年，8月28日3.6.2訪存地址的譯碼方式關(guān)于選片地址的譯碼有全譯碼和部分譯碼之分。（1）全譯碼方式指選片地址全部參加譯碼，有兩種情況需采用全譯碼：實(shí)際使用的存儲空間與CPU可訪問的最大存儲空間相同。實(shí)際使用的存儲空間小于CPU可訪問的最大存儲空間，而對實(shí)際空間的地址范圍有嚴(yán)格的要求。第三十八頁，共四十三頁，2022年，8月28日

例：CPU給出的訪存地址碼長16位（A15～A0），即可訪問的最大存儲空間為64KB。而系統(tǒng)中實(shí)際使用的存儲空間只有8KB，且選用的存儲芯片容量為4K2(位)共8片，并要求這8KB的地址范圍必須在4000H~5FFFH范圍內(nèi)，問：1）應(yīng)該采用何種擴(kuò)展方式，使用多少存儲芯片？2）畫出擴(kuò)展電路連接圖，寫出各芯片組的尋址范圍。解：1）需要采用字、位全擴(kuò)展方式。共需要8/48/2=8片存儲芯片。2）采用全譯碼方式時，將8片存儲器按照擴(kuò)展需要分成2組（區(qū)），每組4片。擴(kuò)展連接電路如圖所示（未畫出數(shù)據(jù)線和讀寫線）。全譯碼方式的特點(diǎn)：所使用的芯片的地址范圍是唯一的。第三十九頁，共四十三頁，2022年，8月28日全譯碼方式連接圖A15

A14

A13

A12

A11

A0

CPU

B

A

138譯碼器

Y0

A11

A0

⑥

⑦

②

①

③

A11

A0

CS

A11

A0

A11

A0

CS

A11

A0

CS

A11

A0

CS

A11

A0

CS

A11

A0

CS

CS

⑧

CS

⑤

④

C

G

1AG

1BG

+5V

4K×24K×24K×24K×24K×24K×24K×24K×2……………………………Y4Y5Y6Y7第四十頁，共四十三頁，2022年，8月28日地址范圍：使用芯片號A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0譯碼輸出地址范圍0000xxxxxxxxxxxxY0=00000H~0FFFH0001xxxxxxxxxxxxY1=01000H~1FF