第3章 組合邏輯門電路

概述§3.1邏輯門電路

所謂組合電路就是任意時刻的輸出信號僅取決于該時刻的輸入信號，而與信號在作用前電路原來所處的狀態(tài)無關(guān)。數(shù)字系統(tǒng)組合邏輯電路時序邏輯電路組合邏輯門電路GGGG概述§3.1邏輯門電路

組合電路可以有一個或多個輸入端和輸出端。圖中A,B…C表示輸入信號，F(xiàn),...G表示輸出信號。概述§3.1邏輯門電路

也可以表示為：下圖中A1,A2…An表示輸入信號，F(xiàn)1,F2...Fm表示輸出信號。概述§3.1邏輯門電路輸出信號的邏輯函數(shù)表達式可寫成F1=f1(A1,A2...An)F2=f2(A1,A2...An)…Fm=fm(A1,A2...An)

§3.1邏輯門電路§3.2邏輯函數(shù)的實現(xiàn)§3.3組合邏輯電路的分析§3.4組合邏輯電路的設(shè)計§3.5組合邏輯電路的的競爭和冒險§3.6本章知識回顧章節(jié)內(nèi)容安排二、復(fù)合邏輯門電路§3.1邏輯門電路

“異或”電路的特殊功能

故可十分方便得A，A控制電路如下圖所示：C=0F=AC=1F=A

0⊕0=00⊕1=11⊕0=11⊕1=00⊕A=A1⊕A=AFCA=1控制端二、復(fù)合邏輯門電路§3.1邏輯門電路奇數(shù)個“1”相異或結(jié)果為“1”。偶數(shù)個“1”相異或結(jié)果為“0”。

奇偶檢測電路例題二、復(fù)合邏輯門電路§3.1邏輯門電路&0001000=1BA00=1DC=1P100=1BA00=1DC=1P=1奇偶檢驗位產(chǎn)生電路奇校驗碼檢測電路檢驗輸出00000001101100110=1=1011000二、復(fù)合邏輯門電路§3.1邏輯門電路&0100=1BA0=1DC=1P10=1BA00=1DC=1P=1奇偶檢驗位產(chǎn)生電路奇校驗碼檢測電路檢驗輸出0010

0

0

10

10

0

01=1=1

10

0

010§3.1邏輯門電路§3.2邏輯函數(shù)的實現(xiàn)§3.3組合邏輯電路的分析§3.4組合邏輯電路的設(shè)計§3.5組合邏輯電路的的競爭和冒險§3.6本章知識回顧章節(jié)內(nèi)容安排“轉(zhuǎn)換”就是“改變邏輯函數(shù)的類型”。通常是由“與—或”式轉(zhuǎn)換成其它形式。舉例：“或－與”式；“與非－與非”式；“或非－或非”式；“與－或－非”式。將“與—或”式F=AB+C轉(zhuǎn)換成其它幾種形式?！?.2邏輯函數(shù)的實現(xiàn)引言邏輯函數(shù)表達形式和轉(zhuǎn)換邏輯函數(shù)的五種基本表達形式與—或式或—與式與非—與非式或非—或非式與—或—非式對于同一邏輯函數(shù)，盡管表達形式不同，但表達式表達的邏輯功能確實相同的。邏輯功能的不同實現(xiàn)方法邏輯關(guān)系：F＝G一、用“與非”門實現(xiàn)邏輯函數(shù)§3.2邏輯函數(shù)的實現(xiàn)用“與非”門實現(xiàn)邏輯函數(shù)，一般按以下步驟進行第一步：求出函數(shù)的最簡“與-或”表達式。第二步：將最簡“與-或”表達式變換成“與非-與非”表達式第三步：畫出與函數(shù)表達式對應(yīng)的邏輯電路圖。一、用“與非”門實現(xiàn)邏輯函數(shù)§3.2邏輯函數(shù)的實現(xiàn)

例：F=ABC+ABC+BCD+BC

解：第一步：求出函數(shù)的最簡“與-或”表達式。將邏輯函數(shù)表示在卡諾圖上，并加以簡化，如圖所示。由圖所示卡諾圖，得到函數(shù)的最簡“與—或”式：

F=AB+BC+BD一、用“與非”門實現(xiàn)邏輯函數(shù)§3.2邏輯函數(shù)的實現(xiàn)

第二步：將最簡“與-或”表達式變換成“與非-與非”表達式。對所得函數(shù)表達式兩次求反，得到函數(shù)的“與非-與非”表達式。F=AB·BC·BD一、用“與非”門實現(xiàn)邏輯函數(shù)§3.2邏輯函數(shù)的實現(xiàn)第三步：畫出與函數(shù)表達式對應(yīng)的邏輯電路圖。根據(jù)所得邏輯函數(shù)“與非-與非”表達式，畫出實現(xiàn)給定函數(shù)的兩級“與非”邏輯電路，如圖所示。

F=AB·BC·BD二、用“或非”門實現(xiàn)邏輯函數(shù)§3.2邏輯函數(shù)的實現(xiàn)使用“或非”門也可以構(gòu)成實現(xiàn)各種邏輯功能的邏輯電路，其基本步驟為：

第一步：求函數(shù)的最簡“或-與”表達式。第二步：將最簡“或-與”表達式變換成“或非-或非”表達式。第三步：根據(jù)“或非-或非”表達式畫出邏輯電路圖。F=AC+AD二、用“或非”門實現(xiàn)邏輯函數(shù)§3.2邏輯函數(shù)的實現(xiàn)例：用“或非”門實現(xiàn)邏輯函數(shù)

解：第一步：求函數(shù)的最簡“或-與”表達式。將給定邏輯函數(shù)表示在卡諾圖上，如圖3.11（見書）所示。再對卡諾圖的0方格進行合并，得到反函數(shù)F的最簡“與-或”表達式：

F=CD+ACD+ABD+ACDF=(A+C)(A+D)二、用“或非”門實現(xiàn)邏輯函數(shù)§3.2邏輯函數(shù)的實現(xiàn)

然后對該函數(shù)表達式取反，即可得到函數(shù)F的最簡“或-與”表達式：第二步：將最簡“或-與”表達式變換成“或非-或非”表達式。只要對所得最簡“或-與”表達式兩次得反，即可得到

F=(A+C)(A+D)=(A+C)+(A+D)二、用“或非”門實現(xiàn)邏輯函數(shù)§3.2邏輯函數(shù)的實現(xiàn)第三步：根據(jù)“或非-或非”表達式畫出邏輯電路圖。

F=(A+C)(A+D)=(A+C)+(A+D)三、用“與或非”門實現(xiàn)邏輯函數(shù)§3.2邏輯函數(shù)的實現(xiàn)

例：用“與或非”門實現(xiàn)邏輯函數(shù)（具體步驟見書）

F=∑m(1，3，4，5，6，7，12，14)四、用“異或”門實現(xiàn)邏輯函數(shù)§3.2邏輯函數(shù)的實現(xiàn)例：用“異或”門實現(xiàn)函數(shù)（具體步驟見書）

F=∑m(1，2，4，7)§3.1邏輯門電路§3.2邏輯函數(shù)的實現(xiàn)§3.3組合邏輯電路的分析§3.4組合邏輯電路的設(shè)計§3.5組合邏輯電路的的競爭和冒險§3.6本章知識回顧章節(jié)內(nèi)容安排§3.3組合邏輯電路的分析分析概述ABCF00000010010001111000101111011111真值表

因此該電路為少數(shù)服從多數(shù)電路，稱表決電路。解：（1）由電路圖得邏輯表達式（2）由邏輯表達式得真值表（3）功能分析：多數(shù)輸入變量為1，輸出F為1；多數(shù)輸入變量為0，輸出F為0。例1：試分析右圖所示邏輯電路的功能。&&&&ABCF§3.3組合邏輯電路的分析

組合邏輯電路的分析是指根據(jù)給定的邏輯電路，寫出邏輯函數(shù)表達式，并以此來描述它的邏輯功能，確定輸出輸入關(guān)系，必要時，運用邏輯函數(shù)化簡對邏輯電路設(shè)計是否合理進行評價de過程。分析概述§3.3組合邏輯電路的分析分析步驟組合邏輯電路的分析一般可按以下步驟進行：第一步：根據(jù)給定邏輯電路圖，寫出邏輯表達式第二步：簡化邏輯函數(shù)表達式。第三步：列出邏輯電路的真值表。第四步：邏輯功能分析。

解：第一步：邏輯函數(shù)

P1=ABCP2=A·P1=A·ABCP3=B·P1=B·ABCP4=C·P1=C·ABCF=P4+P2+P3=A·ABC+B·ABC+C·ABC§3.3組合邏輯電路的分析分析圖給定的邏輯電路。

§3.3組合邏輯電路的分析分析圖給定的邏輯電路。

第二步：化簡

F=A·ABC+B·ABC+C·ABC =ABC(A+B+C) =ABC+A+B+C=ABC+ABC§3.3組合邏輯電路的分析分析圖給定的邏輯電路。

第三步：給定邏輯電路的真值表第四步：功能分析：當A=B=C時，F(xiàn)=1,全1或全0檢測電路。ABCF000011110011001101010101110§3.3組合邏輯電路的分析分析下圖所示組合邏輯電路的功能解：（1）由電路圖得表達式（2）列出真值表例2：試分析下圖所示邏輯電路的功能。=1G2B2=1G1B1=1G0B0G3B3自然二進制碼格雷碼B3B2B1B0

G3G2G1G00000 0000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000（2）列出真值表（1）由電路圖得表達式（3）分析功能

本電路是自然二進制碼至格雷碼的轉(zhuǎn)換電路。注意：利用此式時對碼位序號大于（n-1）的位應(yīng)按0處理，如本例碼位的最大序號i=3，故B4應(yīng)為0，才能得到正確的結(jié)果。

推廣到一般，將n位自然二進制碼轉(zhuǎn)換成n位格雷碼：Gi=Bi⊕Bi+1

（i=0、1、2、…、n-1）自然二進制碼至格雷碼的轉(zhuǎn)換§3.3組合邏輯電路的分析分析下圖所示組合邏輯電路的功能。§3.3組合邏輯電路的分析分析下圖所示組合邏輯電路的功能。解這是一個多輸出函數(shù)，其輸出表達式為整理上式得§3.3組合邏輯電路的分析分析下圖所示組合邏輯電路的功能。根據(jù)真值表分析功能？§3.3組合邏輯電路的分析小結(jié)作業(yè)中存在的問題學會多角度思考問題如2.7;對約束的認識不到位;卡諾圖化簡一定要畫圈;對偶式、反函數(shù)既不能改變結(jié)構(gòu)又不能化簡。對積之和與和之積關(guān)系（與或、或與）;未體現(xiàn)第一章作業(yè)沒加注學號?！?.1邏輯門電路§3.2邏輯函數(shù)的實現(xiàn)§3.3組合邏輯電路的分析§3.4組合邏輯電路的設(shè)計§3.5組合邏輯電路的的競爭和冒險§3.6本章知識回顧章節(jié)內(nèi)容安排§3.4組合邏輯電路的設(shè)計設(shè)計步驟設(shè)計步驟(1)按文字描述的邏輯命題寫出真值表。這是十分重要的一步。具體為：先分析設(shè)計要求，設(shè)置輸入、輸出變量，設(shè)定邏輯狀態(tài)1和0的含義，然后再按邏輯功能的要求列出真值表。

(2)由真值表寫出函數(shù)表達式，并化簡。有時為便于考慮最優(yōu)化方案，可先由真值表寫出與或表達式(方法見下面)?！?.4組合邏輯電路的設(shè)計設(shè)計步驟

①當采用小規(guī)模集成電路設(shè)計時，則要根據(jù)所選用的門進行函數(shù)化簡，以求用最少的門來實現(xiàn)?；啎r，可通過卡諾圖法(直接根據(jù)真值表填圖化簡)，也可通過代數(shù)法(根據(jù)表達式進行化簡)。

②當采用中、大規(guī)模集成電路設(shè)計時，有時可能需對表達式進行適當?shù)淖儞Q，以適應(yīng)所需門的需要，然后再用最少的集成塊來實現(xiàn)。

(3)畫出相應(yīng)的邏輯圖。

§3.4組合邏輯電路的設(shè)計一、單輸出組合邏輯電路的設(shè)計【例】設(shè)計一個組合邏輯電路，其輸入ABCD為8421BCD碼。當輸入BCD數(shù)能被4或5整除時，電路輸出F=1，否則F=0。試分別用或非門與或非門實現(xiàn)。§3.4組合邏輯電路的設(shè)計一、單輸出組合邏輯電路的設(shè)計解：根據(jù)題意，可列出該電路的真值表和卡諾圖如下所示；§3.4組合邏輯電路的設(shè)計一、單輸出組合邏輯電路的設(shè)計從卡諾圖讀出F的最簡或與式為，利用摩根定律對其變換得由此得到用或非門和與或非門實現(xiàn)的電路如圖所示。§3.4組合邏輯電路的設(shè)計一、單輸出組合邏輯電路的設(shè)計(a)或非門實現(xiàn)；(b)與或非門實現(xiàn)§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計【例2】某廠有A、B、C三個車間和Y、Z兩臺發(fā)電機。如果一個車間開工，啟動Z發(fā)電機即可滿足使用要求；如果兩個車間同時開工，啟動Y發(fā)電機即可滿足使用要求；如果三個車間同時開工，則需要同時啟動Y、Z兩臺發(fā)電機才能滿足使用要求。試僅用與非門和異或門兩種邏輯門設(shè)計一個供電控制電路，使電力負荷達到最佳匹配?！?.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計

解用“0”表示該廠車間不開工或發(fā)電機不工作，用“1”表示該廠車間開工或發(fā)電機工作。為使電力負荷達到最佳匹配，應(yīng)該根據(jù)車間的開工情況即負荷情況，來決定兩臺發(fā)電機的啟動與否。因此，此處的供電控制電路中，A、B、C是輸入變量，Y、Z是輸出變量。由此列出電路的真值表如表所示?！?.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計電路圖§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計

加法器是一種算術(shù)運算電路，其基本功能是實現(xiàn)兩個二進制數(shù)的加法運算。計算機CPU中的運算器，本質(zhì)上就是一種既能完成算術(shù)運算、又能完成邏輯運算的單元電路，簡稱算術(shù)邏輯單元ALU（ArithmeticLogicalUnit）。加法器§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計1.半加器和全加器1)半加器僅對兩個一位二進制數(shù)Ai和Bi進行的加法運算稱為“半加”

(不考慮進位)。實現(xiàn)半加運算功能的邏輯部件叫做半加器（HalfAdder），簡稱HA。§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計圖半加器的真值表和邏輯符號(a)真值表；(b)國標符號；(c)慣用符號§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計

其中的Ai和Bi分別表示被加數(shù)和加數(shù)輸入，Si為本位和輸出，Ci+1為向相鄰高位的進位輸出，“Σ”為加法器的限定符，“CO”為運算單元進位輸出的限定符。半加器的輸出邏輯函數(shù)表達式為

可見，用1個與門和1個異或門就可以實現(xiàn)半加器電路?！?.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計2)全加器對兩個1位二進制數(shù)Ai和Bi連同低位來的進位Ci-1進行的加法運算稱為“全加”。實現(xiàn)全加運算功能的邏輯部件叫做全加器（FullAdder），簡稱FA。在多位數(shù)加法運算時，除最低位外，其它各位都需要考慮低位送來的進位。表全加器真值表-1§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計例3.4.3設(shè)計一個加法器——全加器。為了說明其組成原理，首先分析一下二進制的加法運算。設(shè)二進制數(shù)A=1011,B=1110，求和。

1011…A1110…B

+)1110…Ci-1(來自低位的進位)11001…A+B

§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計解：①根據(jù)全加器功能列真值表。②由真值表得到函數(shù)表達式，并用代數(shù)法化簡、變換，得：-1§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計-1§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計③畫邏輯圖如圖所示。圖（a）用異或門等構(gòu)成的全加器=1BiAi=1&&≥1Ci-11AiBiSi=AiCi-1CiCi=Ci-1(AiBi)+AiBiBi§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計③畫邏輯圖如圖所示。圖（b）用與非門等構(gòu)成的全加器=1BiAi=1&&Ci-1AiBiSi=AiCi-1CiCi=Ci-1(AiBi)+AiBiBi&§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計③畫邏輯圖如圖所示。圖（b）用與非門等構(gòu)成的全加器=1BiAi=1&&Ci-1AiBiSi=AiCi-1CiCi=Ci-1(AiBi)+AiBiBi≥1§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計圖全加器邏輯符號(b)國標符號；(c)慣用符號-1-1§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計【例3】用門電路設(shè)計一個將8421BCD碼轉(zhuǎn)換為余3碼的變換電路。解：①分析題意，列真值表。該電路輸入為8421BCD碼，輸出為余3碼，因此它是一個四輸入、四輸出的碼制變換電路。碼制變換電路ABDCE3E2E1E0(a)§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計8421轉(zhuǎn)余3碼真值表§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計②選擇器件，寫出輸出函數(shù)表達式。題目沒有具體指定用哪一種門電路，因此可以從門電路的數(shù)量、種類、速度等方面綜合折衷考慮，選擇最佳方案。該電路的化簡過程卡諾圖所示，首先得出最簡與或式，然后進行函數(shù)式變換。1&≥11&&＝1＝1E3E2E1E0ABCD§3.4組合邏輯電路的設(shè)計二、多輸出組合邏輯電路的設(shè)計③畫邏輯電路。邏輯圖如圖所示。1&≥11&&＝1＝1E3E2E1E0ABCD

例把0，1，2，…，7這八個數(shù)編成二進制代碼，其框圖如下所示。

圖三位二進制編碼方框圖三、編碼器設(shè)計

解顯然這就是三位二進制編碼器。

首先，確定編碼矩陣和編碼表，分別如圖和表所示。三位二進制代碼編碼矩陣三、編碼器設(shè)計A=4+5+6+7B=2+3+6+7C=1+3+5+7表三位二進制編碼表自然數(shù)N二進制代碼ABC01234567000001010011100101110111三、編碼器設(shè)計A=4+5+6+7B=2+3+6+7C=1+3+5+7圖三位二進制編碼器三、編碼器設(shè)計A=4+5+6+7B=2+3+6+7C=1+3+5+7§3.1邏輯門電路§3.2邏輯函數(shù)的實現(xiàn)§3.3組合邏輯電路的分析§3.4組合邏輯電路的設(shè)計§3.5組合邏輯電路的的競爭和冒險§3.6本章知識回顧章節(jié)內(nèi)容安排§3.5組合邏輯電路的的競爭和冒險冒險的產(chǎn)生

前面分析設(shè)計組合電路時，都是在信號穩(wěn)態(tài)情況下討論的，實際電路工作時，信號變化需要時間，門電路對信號也產(chǎn)生一定的延時，而各個門的延時不盡相同，因此若干個彼此獨立的輸入信號就不可能恰好同時變化，即使同一信號經(jīng)過不同的通路到達某個門的輸入端也會有先有后，于是產(chǎn)生時差，這種現(xiàn)象稱為競爭。1.競爭冒險現(xiàn)象§3.5組合邏輯電路的的競爭和冒險

由于競爭就有可能使電路的輸出信號在變化過程中出現(xiàn)非正常的干攏脈沖（又稱毛刺），有時會影響電路的正常工作，這種現(xiàn)象稱為冒險現(xiàn)象。

如圖電路：AA（1）“偏1”型冒險冒險的產(chǎn)生§3.5組合邏輯電路的的競爭和冒險由于存在門延遲，但由于出現(xiàn)負尖脈峰，在脈峰期間不滿足稱為“偏1”型冒險。冒險的產(chǎn)生§3.5組合邏輯電路的的競爭和冒險（2）“偏0”型冒險§3.5組合邏輯電路的的競爭和冒險（2）“偏0”型冒險

有0出0，全1出1ABF＝AB0101“1”型冒險無冒險0§3.5組合邏輯電路的的競爭和冒險可見當兩信號向相反方向變化時，產(chǎn)生冒險。ABF＝A＋B有1出1，全0出0無冒險臨界競爭臨界競爭§3.5組合邏輯電路的的競爭和冒險判別冒險1.代數(shù)法如果一個函數(shù)在輸入信號的某種組合下，輸出函數(shù)出現(xiàn)或的形式，則該電路就可能出現(xiàn)冒險現(xiàn)象。

§3.5組合邏輯電路的的競爭和冒險判別冒險【例題】檢查如圖所示電路是存在冒險［解］令B＝C＝1，則F＝即該電路存在“偏1”型冒險。§3.5組合邏輯電路的的競爭和冒險判別冒險【例題2】檢查如圖所示電路是否存在冒險［解］令A(yù)＝B＝0則F＝說明存在“偏0”型冒險?！?.5組合邏輯電路的的競爭和冒險判別冒險2.卡諾圖法將電路的輸出函數(shù)用卡諾圖表示出來，如發(fā)現(xiàn)卡諾圖中用“1”或“0”格所畫卡諾圈有相切現(xiàn)象，說明該電路有可能存在邏輯冒險。

§3.5組合邏輯電路的的競爭和冒險二、判別冒險【例題】用卡諾圖法判斷如圖電路有無冒險§3.5組合邏輯電路的的競爭和冒險［解］畫出輸出函數(shù)的卡諾圖§3.5組合邏輯電路的的競