第7章LPM參數(shù)化宏模塊的應(yīng)用

第7章LPM參數(shù)化宏模塊應(yīng)用例7-1

ADC0809采樣電路系統(tǒng)L利用LPM設(shè)計(jì)圖7-1

ADC0809采樣電路系統(tǒng)選擇創(chuàng)建一個(gè)新的宏先建項(xiàng)目點(diǎn)擊圖7-2

fifo的PLM定制1選擇修改存儲(chǔ)路徑及命名生存文件格式選擇運(yùn)用元件系列圖7-3

fifo的PLM定制2設(shè)置數(shù)據(jù)深度設(shè)置數(shù)據(jù)位寬設(shè)置時(shí)鐘同步/異步讀/寫圖7-4

fifo的PLM定制3若選中某項(xiàng)，則在其“宏”（圖左邊）上就顯示該端口，有讀空/寫滿、同步/異步清零等選擇“宏”端口圖7-5

fifo的PLM定制4選擇“讀”同步模式選擇“儲(chǔ)存”區(qū)域圖7-6

fifo的PLM定制5選擇優(yōu)化方式（速度/面積）選擇某些功能端口是否有效選擇是否僅用所用芯片的存儲(chǔ)單元圖7-7

fifo的PLM定制6EDA仿真庫(kù)是否生成網(wǎng)絡(luò)表測(cè)定時(shí)間和資源估計(jì)圖7-8

fifo的PLM定制7生成的文件存儲(chǔ)路徑產(chǎn)生的文件類型，可選圖7-9

fifo的PLM定制8如果選中生成網(wǎng)絡(luò)表在“完成”向?qū)r(shí)會(huì)出現(xiàn)圖示圖7-10

fifo的PLM定制9接下頁(yè)LPM_FIFO定制的VHDL文件接下頁(yè)接上頁(yè)接上頁(yè)

圖7-10fifo的仿真波形LPM_FIFO定制文件仿真測(cè)試7.2.3AD_FIFO系統(tǒng)實(shí)現(xiàn)【例8-25】

LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYAD_FIFOISPORT(EOC,CLK,WR_EN,RD_EN,CLR:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(7DOWNTO0);FULL,ALE,START,OE,ADDA:OUTSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDAD_FIFO;ARCHITECTUREbehavOFAD_FIFOISSIGNALa1,b1,c1,d1:STD_LOGIC;COMPONENTADCINTPORT(CLK,EOC:INSTD_LOGIC;LOCK,ALE,START,OE,ADDA:OUTSTD_LOGIC);ENDCOMPONENT;

接下頁(yè)COMPONENTFIFO2PORT(data:INSTD_LOGIC_VECTOR(7DOWNTO0);wrreq,rdreq,clock,aclr:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(7DOWNTO0);full:OUTSTD_LOGIC);ENDCOMPONENT;BEGINb1<=CLKANDWR_EN;c1<=NOTWR_EN;a1<=RD_ENWHENWR_EN='0'ELSE–-21mux多路選擇器

d1;

U1:ADCINTPORTMAP(CLK=>b1,EOC=>EOC,LOCK=>d1,ALE=>ALE,START=>START,OE=>OE,ADDA=>ADDA);U2:FIFO2PORTMAP(data=>D,wrreq=>WR_EN,rdreq=>c1,clock=>a1,aclr=>CLR,full=>FULL,q=>Q);ENDbehav;接上頁(yè)實(shí)驗(yàn)（1）實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)在VHDL文本描述的電路中調(diào)用LPM模塊。（2）實(shí)驗(yàn)原理：作為練習(xí)，根據(jù)圖8-53的電路原理，用LPM模塊設(shè)計(jì)加法計(jì)數(shù)器。（3）實(shí)驗(yàn)內(nèi)容：將圖8-53中的元件74374，用LPM_LATCH代替，用VHDL純文本方式表達(dá)圖8-53。給出其仿真波形，并在EDA實(shí)驗(yàn)系統(tǒng)上驗(yàn)證此項(xiàng)設(shè)計(jì)。（4）實(shí)驗(yàn)思考題：修改以上設(shè)計(jì)，但仍然利用LPM模塊,即lpm_add_sub、busmux、lpm_latch及其它的模塊構(gòu)成一個(gè)可預(yù)置初值的減法計(jì)數(shù)器。（5）實(shí)驗(yàn)報(bào)告：給出以上的實(shí)驗(yàn)內(nèi)容，時(shí)序分析和實(shí)測(cè)結(jié)果，完成實(shí)驗(yàn)報(bào)告。實(shí)驗(yàn)8-1LPM模塊應(yīng)用練習(xí)實(shí)驗(yàn)（1）實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)利用數(shù)控分頻器設(shè)計(jì)硬件電子琴實(shí)驗(yàn)。（2）實(shí)驗(yàn)原理：主系統(tǒng)由3個(gè)模塊組成，例8-29是頂層設(shè)計(jì)文件，其內(nèi)部有兩個(gè)功能模塊（如圖8-14所示）：TONE.VHD(例8-28)和SPEAKER.VHD（例8-27）。實(shí)驗(yàn)8-2硬件電子琴電路設(shè)計(jì)圖8-14硬件電子琴電路結(jié)構(gòu)實(shí)驗(yàn)實(shí)驗(yàn)8-2硬件電子琴電路設(shè)計(jì)模塊TONE是音階發(fā)生器，當(dāng)8位發(fā)聲控制輸入INDEX中某一位為高電平時(shí)，則對(duì)應(yīng)某一音階的數(shù)值將從端口TONE輸出，作為獲得該音階的分頻預(yù)置值；同時(shí)由CODE輸出對(duì)應(yīng)該音階簡(jiǎn)譜的顯示數(shù)碼，如‘5’，并由HIGH輸出指示音階高8度顯示。由例8-28可見(jiàn)，其語(yǔ)句結(jié)構(gòu)只是類似與真值表的純組合電路描述，其中的音階分頻預(yù)置值，如Tone<=1290是根據(jù)產(chǎn)生該音階頻率所對(duì)應(yīng)的分頻比獲得的。模塊SPEAKER中的主要電路是一個(gè)數(shù)控分頻器，它由一個(gè)初值可預(yù)置的加法計(jì)數(shù)器構(gòu)成，詳細(xì)的設(shè)計(jì)和工作原理已在第8章實(shí)驗(yàn)3中作了描述。當(dāng)模塊SPEAKER由端口TONE獲得一個(gè)2進(jìn)制數(shù)后，將以此值為計(jì)數(shù)器的預(yù)置數(shù)，對(duì)端口CLK12MHZ輸入的頻率進(jìn)行分頻，之后由SPKOUT向揚(yáng)聲器輸出發(fā)聲?！纠?-27】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSpeakerISPORT(clk1:INSTD_LOGIC;Tone1:ININTEGERRANGE0TO16#7FF#;SpkS:OUTSTD_LOGIC);END;ARCHITECTUREoneOFSpeakerISSIGNALPreCLK,FullSpkS:STD_LOGIC;BEGINDivideCLK:PROCESS(clk1)VARIABLECount4:INTEGERRANGE0TO15;BEGINPreCLK<='0';--將CLK進(jìn)11分頻，PreCLK為CL11K6分頻

IFCount4>11THENPreCLK<='1';Count4:=0;ELSIFclk1'EVENTANDclk1='1'THENCount4:=Count4+1;ENDIF;ENDPROCESS;

接下頁(yè)GenSpkS:PROCESS(PreCLK,Tone1)VARIABLECount11:INTEGERRANGE0TO16#7FF#;BEGIN--11位可預(yù)置計(jì)數(shù)器

IFPreCLK'EVENTANDPreCLK='1'THENIFCount11=16#7FF#THENCount11:=Tone1;FullSpkS<='1';ELSECount11:=Count11+1;FullSpkS<='0';ENDIF;ENDIF;ENDPROCESS;DelaySpkS:PROCESS(FullSpkS)VARIABLECount2:STD_LOGIC;BEGINIFFullSpkS'EVENTANDFullSpkS='1'THENCount2:=NOTCount2;IFCount2='1'THENSpkS<='1';ELSESpkS<='0';ENDIF;ENDIF;ENDPROCESS;END;【例8-28】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYToneISPORT(Index:INSTD_LOGIC_VECTOR(7DOWNTO0);CODE:OUTINTEGERRANGE0TO15;HIGH:OUTSTD_LOGIC;Tone:OUTINTEGERRANGE0TO16#7FF#);END;ARCHITECTUREoneOFToneISBEGINSearch:PROCESS(Index)BEGINCASEIndexIS--譯碼電路，查表方式，控制音調(diào)的預(yù)置數(shù)

WHEN"00000001"=>Tone<=773;CODE<=1;HIGH<='0';WHEN"00000010"=>Tone<=912;CODE<=2;HIGH<='0';WHEN"00000100"=>Tone<=1036;CODE<=3;HIGH<='0';WHEN"00001000"=>Tone<=1116;CODE<=4;HIGH<='0';WHEN"00010000"=>Tone<=1197;CODE<=5;HIGH<='0';WHEN"00100000"=>Tone<=1290;CODE<=6;HIGH<='0';WHEN"01000000"=>Tone<=1372;CODE<=7;HIGH<='0';WHEN"10000000"=>Tone<=1410;CODE<=1;HIGH<='1';WHENOTHERS=>Tone<=2047;CODE<=0;HIGH<='0';ENDCASE;ENDPROCESS;END;【例8-29】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYTOPIS--頂層設(shè)計(jì)

PORT(CLK12MHZ:INSTD_LOGIC;INDEX1:INSTD_LOGIC_VECTOR(7DOWNTO0);CODE1:OUTINTEGERRANGE0TO15;HIGH1,SPKOUT:OUTSTD_LOGIC);END;ARCHITECTUREoneOFTOPISCOMPONENTTonePORT(Index:INSTD_LOGIC_VECTOR(7DOWNTO0);CODE:OUTINTEGERRANGE0TO15;HIGH:OUTSTD_LOGIC;Tone:OUTINTEGERRANGE0TO16#7FF#);--11位2進(jìn)制數(shù)ENDCOMPONENT;COMPONENTSpeakerPORT(clk1:INSTD_LOGIC;Tone1:ININTEGERRANGE0TO16#7FF#;--11位2進(jìn)制數(shù)

SpkS:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALTone2:INTEGERRANGE0TO16#7FF#;BEGIN--安裝u1,u2u1:TonePORTMAP(Index=>Index1,Tone=>Tone2,CODE=>CODE1,HIGH=>HIGH1);u2:SpeakerPORTMAP(clk1=>CLK12MHZ,Tone1=>Tone2,SpkS=>SPKOUT);END;實(shí)驗(yàn)實(shí)驗(yàn)8-2硬件電子琴電路設(shè)計(jì)（3）實(shí)驗(yàn)內(nèi)容1：編譯適配以上3個(gè)示例文件，給出仿真波形，最后進(jìn)行下載和硬件測(cè)試實(shí)驗(yàn)。建議使用實(shí)驗(yàn)電路模式“3”（附圖1-5），用短路帽選擇“CLOCK9”的輸入頻率選擇12MHz，此信號(hào)作為系統(tǒng)輸入信號(hào)CLK12MHZ；鍵8至鍵1作為INDEX輸入信號(hào)控制各音階；選擇數(shù)碼管1顯示琴音簡(jiǎn)譜碼，發(fā)光管D1顯示高8度。（4）實(shí)驗(yàn)內(nèi)容2：在原設(shè)計(jì)的基礎(chǔ)上，增加一個(gè)NOTETABS模塊（如圖8-15所示），用于產(chǎn)生節(jié)拍控制（INDEX數(shù)據(jù)存留時(shí)間）和音階選擇信號(hào)，即在NOTETABS模塊放置一個(gè)樂(lè)曲曲譜真值表，由一個(gè)計(jì)數(shù)器的計(jì)數(shù)值來(lái)控制此真值表的輸出，而由此計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘信號(hào)作為樂(lè)曲節(jié)拍控制信號(hào)，從而可以設(shè)計(jì)出一個(gè)純硬件的樂(lè)曲自動(dòng)演奏電路。試完成此項(xiàng)設(shè)計(jì)，并在EDA實(shí)驗(yàn)系統(tǒng)上的FPGA目標(biāo)器件中實(shí)現(xiàn)之。（5）思考題1：例8-27中的進(jìn)程DelaySpkS對(duì)揚(yáng)聲器發(fā)聲有什么影響？（6）思考題2：在電路上應(yīng)該滿足哪些條件，才能用數(shù)字器件直接輸出的方波驅(qū)動(dòng)揚(yáng)聲器發(fā)聲？實(shí)驗(yàn)實(shí)驗(yàn)8-2硬件電子琴電路設(shè)計(jì)（7）實(shí)驗(yàn)報(bào)告：用仿真波形和電路原理圖，詳細(xì)敘述硬件電子琴的工作原理及其3個(gè)VHDL文件中相關(guān)語(yǔ)句的功能，敘述硬件實(shí)驗(yàn)情況，提出硬件樂(lè)曲演奏電路的設(shè)計(jì)和實(shí)驗(yàn)方案。

圖8-15硬件樂(lè)曲演奏電路結(jié)構(gòu)可以選擇模式9用鍵選擇演奏何首樂(lè)曲：第3首樂(lè)曲簡(jiǎn)譜碼實(shí)驗(yàn)（1）實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)用VHDL設(shè)計(jì)波形發(fā)生器和掃頻信號(hào)發(fā)生器，掌握FPGA對(duì)D/A的接口和控制技術(shù)，學(xué)會(huì)LPM_ROM在波形發(fā)生器設(shè)計(jì)中的實(shí)用方法。實(shí)驗(yàn)8-3波形發(fā)生與掃頻信號(hào)發(fā)生器電路設(shè)計(jì)（2）實(shí)驗(yàn)原理：如圖8-16所示，完整的波形發(fā)生器由4部分組成：首先是FPGA中的波形發(fā)生器控制電路，它通過(guò)外來(lái)控制信號(hào)和高速時(shí)鐘信號(hào)，向波形數(shù)據(jù)ROM發(fā)出地址信號(hào)，輸出波形的頻率由發(fā)出的地址信號(hào)的速度決定；當(dāng)以固定頻率掃描輸出地址時(shí)，模擬輸出波形是固定頻率，而當(dāng)以周期性時(shí)變方式掃描輸出地址時(shí)，則模擬輸出波形為掃頻信號(hào)。實(shí)驗(yàn)實(shí)驗(yàn)8-3波形發(fā)生與掃頻信號(hào)發(fā)生器電路設(shè)計(jì)波形數(shù)據(jù)ROM中存有發(fā)生器的波形數(shù)據(jù)，如正弦波或三角波數(shù)據(jù)。當(dāng)接受來(lái)自FPGA的地址信號(hào)后，將從數(shù)據(jù)線輸出相應(yīng)的波形數(shù)據(jù)，地址變化得越快，則輸出數(shù)據(jù)的速度越快，從而使D/A輸出的模擬信號(hào)的變化速度越快。波形數(shù)據(jù)ROM可以由多種方式實(shí)現(xiàn)，如在FPGA外面外接普通ROM；由邏輯方式在FPGA中實(shí)現(xiàn)（如例8-30）；或由FPGA中的EAB模塊擔(dān)當(dāng)，如利用LPM_ROM實(shí)現(xiàn)。相比之下，第1種方式的容量最大，但速度最慢；，第2種方式容量最小，但速度最快；第3種方式則兼顧了兩方面的因素；D/A轉(zhuǎn)換器負(fù)責(zé)將ROM輸出的數(shù)據(jù)轉(zhuǎn)換成模擬信號(hào)，經(jīng)濾波電路后輸出。輸出波形的頻率上限與D/A器件的轉(zhuǎn)換速度有重要關(guān)系，本例采用DAC0832器件。實(shí)驗(yàn)實(shí)驗(yàn)8-3波形發(fā)生與掃頻信號(hào)發(fā)生器電路設(shè)計(jì)DAC0832是8位D/A轉(zhuǎn)換器，轉(zhuǎn)換周期為1μs，其引腳信號(hào)以及與FPGA目標(biāo)器件典型的接口方式如附圖1-15所示。其參考電壓與＋5V工作電壓相接（實(shí)用電路應(yīng)接精密基準(zhǔn)電壓）。DAC0832的引腳功能簡(jiǎn)述如下：ILE（PIN19）：數(shù)據(jù)鎖存允許信號(hào)，高電平有效，系統(tǒng)板上已直接連在＋5V上。WR1、WR2（PIN2、18）：寫信號(hào)1、2，低電平有效。XFER(PIN17)：數(shù)據(jù)傳送控制信號(hào)，低電平有效。VREF（PIN8）：基準(zhǔn)電壓，可正可負(fù)，－10V～＋10V。RFB（PIN9）：反饋電阻端。IOUT1/IOUT2(PIN11、12)：電流輸出端。D/A轉(zhuǎn)換量是以電流形式輸出的，所以必須如實(shí)驗(yàn)結(jié)構(gòu)圖NO.5C所示連接方式將電流信號(hào)變?yōu)殡妷盒盘?hào)。AGND/DGND（PIN3、10）：模擬地與數(shù)字地。在高速情況下，此二GND地的連接線必須盡可能短，且系統(tǒng)的單點(diǎn)接地點(diǎn)須接在此連線的某一點(diǎn)上。實(shí)驗(yàn)（3）實(shí)驗(yàn)內(nèi)容1：根據(jù)示例例8-30，及以上的設(shè)計(jì)原理，完成波形發(fā)生器和掃頻信號(hào)源的設(shè)計(jì)，仿真測(cè)試及實(shí)驗(yàn)系統(tǒng)上的硬件測(cè)試。實(shí)驗(yàn)8-3波形發(fā)生與掃頻信號(hào)發(fā)生器電路設(shè)計(jì)例8-30中的正弦波波型數(shù)據(jù)由64個(gè)點(diǎn)構(gòu)成，此數(shù)據(jù)經(jīng)DAC0832，并經(jīng)濾波器后，可在示波器上觀察到光滑的正弦波(若接精密基準(zhǔn)電壓，可得到更為清晰的正弦波形)。硬件實(shí)驗(yàn)中注意DAC0832及濾波電路須接有+/-12V電壓。然后將實(shí)驗(yàn)系統(tǒng)左下角選擇插針處用短路帽短路“D/A直通”，而“濾波1”，“濾波0”處通過(guò)短路或不接短路帽達(dá)到不同的濾波方式。將示波器的地與EDA實(shí)驗(yàn)系統(tǒng)的地相接，信號(hào)端與“AOUT”

信號(hào)輸出端相接；建議CLK接clock0，由此50MHz頻率，此頻率掃描波形數(shù)據(jù)；CLK1接clock5，由此接“1024Hz”，此頻率決定掃頻速度；選電路模式1；KK接鍵8，當(dāng)為高電平時(shí)，正弦波點(diǎn)頻輸出，11位輸入數(shù)據(jù)DATA由鍵3、鍵2和鍵1控制，信號(hào)源的輸出頻率由此3鍵輸入的12位二進(jìn)制數(shù)決定，數(shù)值越大，輸出頻率越高；“FD0”時(shí)為最高頻率；鍵8低電平時(shí)，正弦波掃頻輸出，掃頻速度由clock5的頻率決定。輸向0832的8位數(shù)據(jù)由DD輸出。實(shí)驗(yàn)（4）實(shí)驗(yàn)內(nèi)容2：在例8-30中插如一個(gè)LPM_ROM，將原例中的波形數(shù)據(jù)放在內(nèi)部ROM中（利用本章第10節(jié)和第4章第3節(jié)介紹的方法，為例8-30定制波形數(shù)據(jù)ROM，并完成mif數(shù)據(jù)文件的編輯。必要時(shí)增加波形點(diǎn)數(shù)，以利低頻輸出時(shí)，仍保持良好波形。波形數(shù)據(jù)可由其它方式自動(dòng)生成），然后重復(fù)以上的測(cè)試和硬件實(shí)驗(yàn)。實(shí)驗(yàn)8-3波形發(fā)生與掃頻信號(hào)發(fā)生器電路設(shè)計(jì)圖8-16波形發(fā)生器電路系統(tǒng)結(jié)構(gòu)圖實(shí)驗(yàn)（5）思考題：如果CLK的輸入頻率是50MHz，ROM中一個(gè)周期的正弦波數(shù)據(jù)是128個(gè)，要求輸出的正弦波頻率不低于150KHz，0832是否能適應(yīng)此項(xiàng)工作？為什么？（6）實(shí)驗(yàn)報(bào)告：作出本項(xiàng)實(shí)驗(yàn)設(shè)計(jì)的完整電路圖，詳細(xì)說(shuō)明其工作原理，敘述例8-30的工作原理，以及基于LPM_ROM的VHDL電路設(shè)計(jì)的詳細(xì)內(nèi)容和測(cè)試、實(shí)驗(yàn)內(nèi)容。實(shí)驗(yàn)8-3波形發(fā)生與掃頻信號(hào)發(fā)生器電路設(shè)計(jì)【例8-30】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDACISPORT(CLK,CLK1,KK:INSTD_LOGIC;DATA:INSTD_LOGIC_VECTOR(11DOWNTO0);DD:OUTINTEGERRANGE255DOWNTO0);END;ARCHITECTUREDACCOFDACISSIGNALQ:INTEGERRANGE63DOWNTO0;SIGNALD:INTEGERRANGE255DOWNTO0;SIGNALFSS:STD_LOGIC;SIGNALCOUNT12,DATA2,DATA1:STD_LOGIC_VECTOR(11DOWNTO0);BEGINPROCESS(FSS)BEGINIF(FSS'EVENTANDFSS='1')THENQ<=Q+1;ENDIF;ENDPROCESS;PROCESS(Q)

接下頁(yè)BEGINCASEQISWHEN00=>D<=255;WHEN01=>D<=254;WHEN02=>D<=252;WHEN03=>D<=249;WHEN04=>D<=245;WHEN05=>D<=239;WHEN06=>D<=233;WHEN07=>D<=225;WHEN08=>D<=217;WHEN09=>D<=207;WHEN10=>D<=197;WHEN11=>D<=186;WHEN12=>D<=174;WHEN13=>D<=162;WHEN14=>D<=150;WHEN15=>D<=137;WHEN16=>D<=124;WHEN17=>D<=112;WHEN18=>D<=99;WHEN19=>D<=87;WHEN20=>D<=75;WHEN21=>D<=64;WHEN22=>D<=53;WHEN23=>D<=43;WHEN24=>D<=34;WHEN25=>D<=26;WHEN26=>D<=19;WHEN27=>D<=13;WHEN28=>D<=8;WHEN29=>D<=4;WHEN30=>D<=1;WHEN31=>D<=0;WHEN32=>D<=0;WHEN33=>D<=1;WHEN34=>D<=4;WHEN35=>D<=8;WHEN36=>D<=13;WHEN37=>D<=19;WHEN38=>D<=26;WHEN39=>D<=34;WHEN40=>D<=43;WHEN41=>D<=53;WHEN42=>D<=64;WHEN43=>D<=75;WHEN44=>D<=87;WHEN45=>D<=99;WHEN46=>D<=112;WHEN47=>D<=124;WHEN48=>D<=137;WHEN49=>D<=150;WHEN50=>D<=162;WHEN51=>