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FPGA是基于SRAM編程的,編程信息在系統(tǒng)掉電時(shí)會(huì)丟失,每次上電時(shí),都需要從器件外部的FLASH或EEPROM中存儲(chǔ)的編程數(shù)據(jù)重現(xiàn)寫入內(nèi)部的SRAM中。FPGA在線加載需要有CPU的幫助,并且在加載前CPU已經(jīng)啟動(dòng)并工作。FPGA的加載模式主要有以下幾種:1).PS模式(PassiveSerialConfigurationMo瑚被動(dòng)串行加載模式。PS模式適合于邏輯規(guī)模小,對(duì)加載速度要求不高的FPGA加載場(chǎng)合。在此模式下,加載所需的配置時(shí)鐘信號(hào)CCLK由FPGA外部時(shí)鐘源或外部控制信號(hào)提供。另外,PS加載模式需要外部微控制器的支持。.AS模式(ActiveSerialConfigurationMod即)主動(dòng)串行加載模式。AS模式下,F(xiàn)PGA主動(dòng)從外部存儲(chǔ)設(shè)備中讀取邏輯信息來(lái)為自己進(jìn)行配置,此模式的配置時(shí)鐘信號(hào)CCLK由FPGA內(nèi)部提供。.PP模式(PassiveParallelConfigurationMode被動(dòng)并行加載模式。此模式適合于邏輯規(guī)模較大,對(duì)加載速度要求較高的FPGA加載場(chǎng)合。PP模式下,外部設(shè)備通過(guò)8bit并行數(shù)據(jù)線對(duì)FPGA進(jìn)行邏輯加載,CCLK信號(hào)由外部提供。4).BS模式(BoundaryScanConfigurationMod,)即邊界掃描加載模式。也就是我們通常所說(shuō)的JTAG加載模式。所有的FPGA芯片都有三個(gè)或四個(gè)加載模式配置管腳,通過(guò)配置MESL[0..3來(lái)選取不同的加載模式。首先來(lái)介紹下PS加載模式,各個(gè)廠商FPGA產(chǎn)品的PS加載端定義存在一些差異,下面就對(duì)目前主流的三個(gè)FPGA廠商Altera,*ilin*,La的tPSe加載方式進(jìn)行一一介紹。Altera公司的FPGA產(chǎn)品PS加載接如下圖所示。.CONFIG_DONE:加載完成指示輸出信號(hào),I/O接,高有效,實(shí)際使用中通過(guò)4.7K電阻上拉到VCC,使其默認(rèn)狀態(tài)為高電平,表示芯片已加載完畢,當(dāng)FPGA正在加載時(shí),會(huì)將其驅(qū)動(dòng)為低電平。2).nSTATUS:芯片復(fù)位完成狀態(tài)信號(hào),I/O接,低有效,為低時(shí)表示可以接收來(lái)自外部的加載數(shù)據(jù)。實(shí)際使用中通過(guò)4.7K電阻上拉到VCC,使其默認(rèn)狀態(tài)為高,表示不接收加載數(shù)據(jù)。3).nCE芯片使能管腳,輸入信號(hào),低有效,表示芯片被使能。當(dāng)nCE為高電平時(shí),芯片為去使能狀態(tài),禁止對(duì)芯片進(jìn)行任何操作。對(duì)于單FPGA芯片單板,nCE直接接GND即可,而對(duì)于多FPGA芯片單板,第一片芯片的nCE接GND,下一芯片的nCE接上一芯片nCEO。4).nCEO:使能輸出信號(hào),當(dāng)芯片加載完成時(shí),該管腳輸出為低電平,未加載完成時(shí)輸出為高電平。對(duì)于單FPGA芯片單板,nCEO懸空,對(duì)于多FPGA芯片單板,nCEO接下一芯片nCE。5).nCONFIG:?jiǎn)?dòng)加載輸入信號(hào),低電平時(shí)表示外部要求FPGA需要重新加載,復(fù)位FPGA芯片,清空芯片中現(xiàn)有數(shù)據(jù)。實(shí)際使用中該管腳通過(guò)4.7K電阻上拉到VCC,使其默認(rèn)狀態(tài)為高。6).DCLK:加載數(shù)據(jù)參考時(shí)鐘°PS模式下為輸入,AS模式下為輸出。.DATA0:加載數(shù)據(jù)輸入,輸入信號(hào)。.MSEL[0:3:]加載模式配置管腳??刂萍虞d模式。上圖為利用CPU擴(kuò)展I/O端對(duì)多片F(xiàn)PGA進(jìn)行PS加載的硬件連接實(shí)例°CPU可以利用自己的I/O端來(lái)對(duì)FPGA進(jìn)行直接加載,不過(guò),由于CPU的I/O端有限,在大多數(shù)情況下,都是利用擴(kuò)展I/O端,擴(kuò)展器件可以是CPLD或FPGA,不過(guò)在大多數(shù)情況下都CPLD。上圖為同步加載方案,兩片F(xiàn)PGA的nCE管腳都接GND,所以兩片F(xiàn)PGA的加載操作會(huì)同時(shí)開始和結(jié)束,此種設(shè)計(jì)方案適用于兩片F(xiàn)PGA來(lái)自同一個(gè)廠家,并且邏輯數(shù)據(jù)相同。如果兩片F(xiàn)PGA的邏輯數(shù)據(jù)不同,則需要采取異步加載模式,如下圖所示。vccI/OCONFIG..DONECONFIG..DONET/0nSTATUSnSTATUSCPLD/CEAlteramE1eraFPGAFPGAnCE0FPGACEOI/O?^nCONFIGnCQMFIG頓LCIDCLKMSELOI/OMEEL1DCLKMSEL1170DATAOSSEL2DATAOSSEL3.如上圖所示,第一片芯片的nCEO輸出管腳與第二片芯片的nCE管腳連接,當(dāng)?shù)谝黄酒虞d邏輯時(shí),nCEO輸出高電平,將第二片芯片禁止,直到第一片芯片加載完成時(shí),nCEO輸出低電平,讓第二片芯片使能,然后開始接收加載數(shù)據(jù)。FPGA的加載流程.CPU的I/O端或擴(kuò)展I/O端將FPGA的nCONFIG[啟動(dòng)加載輸入信號(hào)]驅(qū)動(dòng)為低,通知FPGA去完成加載前的準(zhǔn)備工作復(fù)位芯片,清空FPGA內(nèi)部數(shù)據(jù))。.FPGA完成準(zhǔn)備工作,將nSTATUS[芯片復(fù)位完成狀態(tài)信號(hào)]信號(hào)驅(qū)動(dòng)為低,表示準(zhǔn)備工作已完成,可以接收加載數(shù)據(jù)。.CPU對(duì)FPGA加載邏輯,在此期間,F(xiàn)PGA將CONFIG_DONE[加載完成信號(hào)]驅(qū)動(dòng)為低,表示正在加載。加載完成后,F(xiàn)PGA將CONFIG_DONE驅(qū)動(dòng)為高,通知CPU加載已完成。如果加載過(guò)程出現(xiàn)錯(cuò)誤,需要重新加載的話,F(xiàn)PGA會(huì)將CONFIG_DONE保持為低,通知CPU重新加載。*ili公司FPGA產(chǎn)品的邏輯加載端信號(hào)跟Alter公司的有點(diǎn)差別,如下圖所示。.DONE:加載完成指示信號(hào),I/O信號(hào),OD輸出,低有效,使用時(shí)需要上拉到VCC,此信號(hào)與Altera芯片的CONFIG_DONE信號(hào)功能相同。.INTI_BI/O信號(hào),OD輸出,在配置模式采樣之前,此信號(hào)為輸入,為低電平時(shí),表示延遲配置。在配置模式采樣后,用于指示配置過(guò)程中是否有CRC錯(cuò)誤,為低電平時(shí)表示有CRC錯(cuò)誤。使用時(shí)需要上拉到VCC。.PROG_B:輸入信號(hào),低電平時(shí),異步復(fù)位芯片,為接收加載數(shù)據(jù)作準(zhǔn)備。與Altera芯片的nCONFIG信號(hào)功能相同。.CCLK:I/O信號(hào),JTAG模式外的所有配置模式下的時(shí)鐘輸入。.D_IN輸入信號(hào),加載數(shù)據(jù)輸入,與CCLK信號(hào)的上升沿同步。.D_OUT:輸出信號(hào),串行數(shù)據(jù)輸出。當(dāng)FPGA芯片配置為bypass模式時(shí),D_IN可以直接透?jìng)鬟^(guò)芯片從D_OUT管腳輸出。*ili芯片PS加載的硬件連接方式同Altera芯片的相同,這里就不畫了,同樣的,*ili芯片多片加載時(shí)也支持同步和異步兩種方式。同步方式下,加載數(shù)據(jù)分別跟每一FPGA芯片的D_IN信號(hào)連接。異步方式下,前一芯片的D_OUT接后一芯片的D_IN,等前一芯片加載完畢后,切換到bypass模式,數(shù)據(jù)直接從D_OUT管腳透?jìng)鬟^(guò)去給后面一片芯片加載。Latticed司的FPGA產(chǎn)品邏輯加載端跟*ilifft相似,如下圖所示。DONEIITTINLatticeFPGADOUTPROGRMNC?GOCCLK CFG1DI C?G2CFG是加載模式配置管腳,PROGRAMN是加載控制管腳,輸入信號(hào),低電平進(jìn)入加載狀態(tài)°DI是加載數(shù)據(jù)輸入管腳,非加載狀態(tài)下可作為普通I/O端使用。下面是LatticeFPG芯片的PS和AS加載模式混合使用的實(shí)例,如下圖所示。如上圖所示,左邊的FPGA使用AS模式,通過(guò)CPU的SPI接給自己加載邏輯,時(shí)鐘信號(hào)CCLK由左邊的FPGA提供,等左邊的FPGA加載完成后,它會(huì)作為主控制器給右邊的FPGA加載,此時(shí)的加載方式為PS模式。CPU通過(guò)I/O與兩片F(xiàn)PGA的PROGRAMN管腳相連,可以控制加載的先后順序。PP加載模式Altera芯片的并行加載端與串行加載差不多,只是數(shù)據(jù)寬度由1位增加到8位。*ili芯片的并行加載端與串行加載端相比,多出如下信號(hào)線:數(shù)據(jù)寬度由1位增加到8位;.DOUT_BUSY:回讀數(shù)據(jù)Ready指示信號(hào)。.CS_B芯片加載選擇管腳,低有效;4).RPWD_B:讀寫控制信號(hào),低電平為寫,高電平為讀。Lattice片的并行加載端與串行加載端相比,多處如下信號(hào)線:.CSN/CS1N:加載啟動(dòng)信號(hào),CSN或CS1N為高時(shí),D[7:0和BUSY變?yōu)楦撸籆SN和CS1N同為高時(shí),flow_through和bypass寄存器將被復(fù)位;CSN和CS1N同為低時(shí),F(xiàn)

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