第4章數(shù)字集成電路

4.1邏輯代數(shù)運算規(guī)則4.2邏輯函數(shù)的表示與化簡4.3集成門電路4.4組合邏輯電路4.5集成觸發(fā)器4.6時序邏輯電路第4章數(shù)字集成電路電子信號概述模擬信號數(shù)字信號模擬信號:在時間和數(shù)值上都連續(xù)變化的信號數(shù)字信號:在時間和數(shù)值上都離散的信號集成電路概述是60年代初期發(fā)展起來的一種新型半導(dǎo)體器件。它是經(jīng)過氧化、光刻、擴散、外延、蒸鋁等半導(dǎo)體制造工藝，把構(gòu)成一定功能的電路所需的半導(dǎo)體管、電阻、電容等元件及它們之間的連接導(dǎo)線全部集成在一小片硅片上，然后封裝在一個管殼內(nèi)的電子器件。其封裝外形有圓殼形、扁平形或直插式等多種。

集成電路概述模擬集成電路數(shù)字集成電路邏輯代數(shù)又稱布爾代數(shù)，是研究邏輯關(guān)系的一種數(shù)學(xué)工具，被廣泛應(yīng)用于數(shù)字電路的分析與設(shè)計。邏輯代數(shù)表示的是邏輯關(guān)系，它的變量取值只有1和0，表示兩個相反的邏輯關(guān)系。

4.1邏輯代數(shù)運算規(guī)則邏輯代數(shù)有三種基本的邏輯運算：與運算、或運算和非運算，其他的各種邏輯運算都可以由這三種基本運算組成。4.1邏輯代數(shù)運算規(guī)則重疊律A+A=A，

AA=A自等律A+0=A，A?1=A0-1律A?0=0，

A+1=1交換律：A+B=B+A，

AB=BA互補律A+A=1，

AA=04.1邏輯代數(shù)運算規(guī)則結(jié)合律：A+(B+C)=(A+B)+C（AB)C=A(BC)分配律：A(B+C)=AB+AC，A+BC=(A+B)(A+C)還原律A=A吸收定律：A+AB=A，A（A+B）=A,A+AB=A+B反演律：ABC=A+B+CA+B+C=ABC邏輯代數(shù)運算規(guī)則的證明4.1邏輯代數(shù)運算規(guī)則方法一：用邏輯狀態(tài)表加以證明，即等號兩邊表達式的邏輯狀態(tài)表完全相等，等式成立。方法二：利用已有的公式證明。如:(A+B)(A+C)=AA+AC+BA+BC=A+AC+AB+BC=A(1+C+B)+BC=A+BC4.2.1邏輯函數(shù)的表示方法4.2.2邏輯函數(shù)的代數(shù)化簡法4.2邏輯函數(shù)的表示與化簡概述當(dāng)一組輸出變量（因變量）與一組輸入變量（自變量）之間的函數(shù)關(guān)系是一種邏輯關(guān)系時，稱為邏輯函數(shù)。一個具體事物的因果關(guān)系就可以用邏輯函數(shù)表示。

邏輯表達式：用基本運算符號列出輸入、輸出變量間的邏輯代數(shù)式邏輯狀態(tài)表：列出輸入、輸出變量的所有邏輯狀態(tài)邏輯圖：用邏輯符號表示輸入、輸出變量間的邏輯關(guān)系4.2.1邏輯函數(shù)的表示方法4.2.1邏輯函數(shù)的表示方法[例4.2.1]：設(shè)一個三輸入變量的偶數(shù)判別電路，輸入變量為A，B，C，輸出變量為F。當(dāng)輸入變量中有偶數(shù)個1時，F(xiàn)=1；有奇數(shù)個1時，F(xiàn)=0。試用不同的邏輯函數(shù)表示法來表示。三個輸入變量的最小項有23=8個，即有8個組合狀態(tài)，將這8個組合狀態(tài)的輸入，輸出變量都列出來，就構(gòu)成了邏輯狀態(tài)表，如表所示。解：(1)邏輯狀態(tài)表輸入輸出ABCF

0001

00100100011110001011110111104.2.1邏輯函數(shù)的表示方法把邏輯狀態(tài)表中的輸入，輸出變量寫成與—或形式的邏輯表達式，將F=1的各狀態(tài)表示成全部輸入變量的與函數(shù)，并將總輸出表示成這些與項的或函數(shù)。例中的邏輯表達式：(2)邏輯表達式輸入輸出ABCF

0001

0010010001111000101111011110F=ABC+ABC+ABC+ABC4.2.1邏輯函數(shù)的表示方法若將邏輯表達式中的邏輯運算關(guān)系用相應(yīng)的圖形符號并適當(dāng)加以連接，則構(gòu)成邏輯圖。(3)邏輯圖4.2.2邏輯函數(shù)的代數(shù)化簡法為什么要化簡邏輯函數(shù)？可以更方便、更直觀地分析其邏輯關(guān)系，而且在設(shè)計具體的邏輯電路時所用的元件數(shù)也會最少，從而可以降低成本，提高可靠性?；喎椒ā鷶?shù)化簡法：就是利用邏輯代數(shù)的基本運算規(guī)則來化簡邏輯函數(shù)。4.2.2邏輯函數(shù)的代數(shù)化簡法代數(shù)化簡法的實質(zhì)：是對邏輯函數(shù)作等值變換，通過變換使與-或表達式的與項最少，以及在滿足與項最少的條件下，每個與項的變量數(shù)最少。4.2.2邏輯函數(shù)的代數(shù)化簡法代數(shù)化簡法中經(jīng)常使用的方法：2、吸收法利用公式A+AB=A，消去多余項。例如：1、合并項法利用公式AB+AB=A，把兩項合并成一項。例如：4.2.2邏輯函數(shù)的代數(shù)化簡法3、消去法利用公式A+AB=A+B，消去多余變量。例如：4.2.2邏輯函數(shù)的代數(shù)化簡法4、配項法利用公式A+A=1，可在某一與項中乘以A+A，展開后消去多余項。也可利用A+A=A，將某一與項重復(fù)配置，分別和有關(guān)與項合并，進行化簡。4.2.2邏輯函數(shù)的代數(shù)化簡法配項法的例子4.2.2邏輯函數(shù)的代數(shù)化簡法注意：上例中，如果對第2項及第4項進行配項，則化簡結(jié)果為?？梢姡瑢τ谝粋€邏輯函數(shù)可以得到不同的化簡結(jié)果，每個結(jié)果都是最簡的。4.2.2邏輯函數(shù)的代數(shù)化簡法[例題4.2.1]試化簡邏輯函數(shù)[解]門電路：是數(shù)字電路的基本邏輯單元門電路TTL門電路CMOS門電路4.3集成門電路幾種門電路的圖形符號和邏輯功能

名稱圖形符號邏輯表達式功能說明與門F=AB輸入全1，輸出為1輸入有0，輸出為0或門F=A+B輸入有1，輸出為1輸入全0，輸出為0非門輸入為1，輸出為0輸入為0，輸出為1與非門輸入全1，輸出為0輸入有0，輸出為1或非門輸入有1，輸出為0輸入全0，輸出為1異或門輸入相異，輸出為1輸入相同，輸出為0ABF&ABF&ABF≥1AF1ABF≥1ABF=14.4.1組合邏輯電路的分析和設(shè)計方法4.4.2加法器4.4.3編碼器、譯碼器及數(shù)字顯示4.4組合邏輯電路把門電路按一定規(guī)律加以組合，可以構(gòu)成具有各種邏輯功能的邏輯電路。

這種電路叫組合邏輯電路。概述

組合邏輯電路的特點：

輸出狀態(tài)只與當(dāng)前的輸入狀態(tài)有關(guān)，與原輸出狀態(tài)無關(guān)?；蛘哒f，當(dāng)輸入變量選取任意一組確定的值以后，輸出變量的狀態(tài)就唯一地被確定。

組合邏輯電路的分析:

是指在邏輯電路結(jié)構(gòu)給定的情況下，通過分析，確定其邏輯功能。組合邏輯電路的設(shè)計:

是根據(jù)實際需要的邏輯功能，設(shè)計出最簡單的邏輯電路。

4.4.1組合邏輯電路的分析和設(shè)計方法組合邏輯電路的分析和設(shè)計的流程圖4.4.1組合邏輯電路的分析和設(shè)計方法組合邏輯電路分析的具體步驟:

1.根據(jù)已知邏輯電路圖寫出邏輯表達式。

2.利用代數(shù)法對邏輯表達式進行化簡，化簡成最簡邏輯表達式。

3.根據(jù)最簡邏輯表達式列出邏輯狀態(tài)表。

4.根據(jù)邏輯狀態(tài)表分析邏輯電路的邏輯功能。組合邏輯電路的分析[例4.4.1]分析圖示組合邏輯電路的功能。

組合邏輯電路的分析[解]:（1）根據(jù)邏輯圖，可寫出F的表達式為（2）化簡：（4）功能：用與非門組成的異或門電路

組合邏輯電路的分析（3）邏輯狀態(tài)表

ABF001101010110組合邏輯電路設(shè)計的具體步驟:

1.根據(jù)給定的邏輯功能定義相應(yīng)的輸入、輸出變量。

2.根據(jù)給定的邏輯功能和定義的輸入、輸出變量列出邏輯狀態(tài)表。

3.根據(jù)邏輯狀態(tài)表寫出邏輯表達式。

4.利用代數(shù)法對邏輯表達式進行化簡，化簡成最簡邏輯表達式。

5.根據(jù)最簡邏輯表達式畫出邏輯電路圖組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計[例4.4.2]設(shè)計一個邏輯電路供3人表決使用，表決按少數(shù)服從多數(shù)的原則通過。[解]:（1）設(shè)3人各有一按鈕，用變量A、B、C表示，同意時按下按鈕，變量取值為1，不同意時不按按鈕，變量取值為0。F表示表決結(jié)果，F(xiàn)=1表示通過，F(xiàn)=0表示不通過。（2）根據(jù)題意列出邏輯狀態(tài)表ABCF00001111001100110101010100010111組合邏輯電路的設(shè)計（3）由邏輯狀態(tài)表寫出邏輯函數(shù)表達式，并化簡（4）據(jù)化簡后的邏輯函數(shù)表達式可以畫出邏輯圖組合邏輯電路的設(shè)計（5）如果要求全部用與非門實現(xiàn)，則首先必須將與或表達式轉(zhuǎn)換成與非-與非表達式。轉(zhuǎn)換的方法就是利用反演律。這時可以用四個與非門實現(xiàn)?？梢娨粋€邏輯函數(shù)可以由多種形式的邏輯圖來實現(xiàn)。加法器是算術(shù)運算電路中的基本運算單元，用于二進制數(shù)的加法運算。一.半加器：只求本位相加，不計低位進位邏輯狀態(tài)表(A和B:兩個相加位；S：和；C：進位數(shù)）加數(shù)被加數(shù)和進位數(shù)ABSC00110101011000012.邏輯關(guān)系式C=AB

4.4.2加法器半加器3.邏輯圖圖(a)是實現(xiàn)半加器的邏輯圖圖(b)是半加器的邏輯符號全加器二、全加器：兩個一位二進制數(shù)相加，并考慮低位來的進位邏輯狀態(tài)表(An、Bn是本位的加數(shù)和被加數(shù)，Cn-1是從低位來的進位數(shù)，Sn為和數(shù)，Cn為進位數(shù)）輸入輸出加數(shù)An被加數(shù)Bn低位來的進位Cn-1和數(shù)Sn進位數(shù)Cn0000111100110011010101010110100100010111全加器2、全加器的圖形符號3、全加器集成塊：74LS183全加器4、兩片74LS183組成的4位二進制加法器編碼器

編碼就是用二進制代碼來表示一個給定的十進制數(shù)、字符或含義。完成這一功能的邏輯電路稱為編碼器。用二進制代碼來表示十進制數(shù)，稱為二一十進制編碼（BinaryCodedDecimal,簡稱BCD碼）。最常用的一種二-十進制編碼是8421BCD碼。4.4.3編碼器、譯碼器及數(shù)字顯示編碼器8421BCD碼編碼表十進制表8421BCD碼DCBA01234567890000000011000011110000110011000101010101編碼器8421BCD碼編碼器的邏輯圖只要將撥碼開關(guān)撥到需編碼的十進制數(shù)對應(yīng)的位置，輸出端DCBA就會輸出相應(yīng)的8421BCD碼。譯碼器

譯碼是編碼的逆過程，即是將代碼所表示的信息翻譯過來的過程。實現(xiàn)譯碼功能的電路稱為譯碼器。二進制譯碼器：將二進制代碼翻譯成相應(yīng)信息的電路。二進制譯碼器的輸入是N位二進制碼，有N個輸入端，有2N組輸入狀態(tài)，譯碼器的每一個輸出對應(yīng)于一組輸入組合（即一個代碼），所以有2N個輸出端，通常稱為N線-2N線譯碼器（如2線-4線譯碼器、3線-8線譯碼器）。譯碼器雙2線-4線譯碼器TTL集成電路CT74LS139圖(a)是引腳圖

圖(b)是其中一個譯碼器的邏輯圖。譯碼器CT74LS139

2線-4線譯碼器的邏輯狀態(tài)表

輸入輸出功能使能選擇輸入A1A01××1111禁止譯碼0000111進行譯碼（輸出低電平有效）011011101101111110數(shù)字顯示

在數(shù)字系統(tǒng)中，常需要將測量和運算的結(jié)果直接按十進制形式顯示出來。這首先要對二進制數(shù)進行譯碼，然后由譯碼器驅(qū)動相應(yīng)的數(shù)碼顯示器。七段顯示器每一段表示的字母及所組成的字形：數(shù)字顯示半導(dǎo)體發(fā)光數(shù)碼管：

內(nèi)部含有7個條狀發(fā)光二級管。發(fā)光二級管（LED）含有一個PN結(jié)，在正向偏置時，由于多數(shù)載流子大量復(fù)合釋放出能量，其中一部分轉(zhuǎn)變?yōu)楣饽芏l(fā)光。光的顏色和所用的材料有關(guān)，有紅、黃、綠等多種。它的正向壓降比普通二極管要大，約1.3-2.4V。數(shù)字顯示半導(dǎo)體發(fā)光數(shù)碼管的兩種接法：圖(a)是共陽極接法，

圖(b)是共陰極接法

。數(shù)字顯示8421BCD碼-七段譯碼器的邏輯狀態(tài)表（假設(shè)共陰極接法）輸入輸出顯示的十進制數(shù)DCBAabcdefg000000010010001101000101011001111000100111111100110000110110111110010110011101101110111111110000111111111110110123456789數(shù)字顯示TTL集成電路CT74LS248BCD—七段譯碼器與共陰極半導(dǎo)體發(fā)光數(shù)碼管連接的示意圖

數(shù)字顯示CT74LS248控制測試端LT、RBI、BI的作用LTRBIBI作用顯示0××試燈8××0滅燈全滅101不顯零全滅111顯零04.5.1基本RS觸發(fā)器4.5.2同步RS觸發(fā)器和D鎖存器4.5.3正邊沿觸發(fā)的D觸發(fā)器4.5.4負(fù)邊沿觸發(fā)的JK觸發(fā)器4.5集成觸發(fā)器概述集成觸發(fā)器的特點：

（1）觸發(fā)器具有0和1兩個穩(wěn)定狀態(tài)，在觸發(fā)信號作用下，可以從原來的一種穩(wěn)定狀態(tài)轉(zhuǎn)換到另一種穩(wěn)定狀態(tài)。（2）觸發(fā)器的輸出狀態(tài)不僅和當(dāng)時的輸入有關(guān)，而且和以前的輸出狀態(tài)有關(guān)，這是觸發(fā)器和門電路的最大區(qū)別。結(jié)構(gòu)：、為輸入端，、為輸出端，正常工作時與的電平是相反的。4.5.1基本RS觸發(fā)器4.5.1基本RS觸發(fā)器

工作原理：

（1）當(dāng)S=1、R=0時，G2門輸出Q=1，反饋到G1門，輸入均為1，Q=0。反饋到G2門保證Q=1。此時即使R=0的信號撤掉，觸發(fā)器狀態(tài)不變，這就是觸發(fā)器的記憶功能。

Q=0、Q=1時，稱觸發(fā)器處于0狀態(tài)。4.5.1基本RS觸發(fā)器

（2）當(dāng)S=0、R=1時，Q=1、Q=0時，稱觸發(fā)器處于1狀態(tài)。

（3）當(dāng)S=1、R=1時，兩個與非門的工作狀態(tài)不受影響，觸發(fā)器保持原來的狀態(tài)不變。4.5.1基本RS觸發(fā)器（4）當(dāng)S=0、R=0時，Q=Q=1，是觸發(fā)器的不正常狀態(tài)。而且當(dāng)S=0、R=0時的信號同時撤掉后，由于門電路翻轉(zhuǎn)速度的不確定性，觸發(fā)器的狀態(tài)將不能確定。因此在使用中應(yīng)避免這種情況出現(xiàn)。4.5.1基本RS觸發(fā)器基本RS觸發(fā)器的狀態(tài)轉(zhuǎn)換表如果用Qn表示觸發(fā)器原來的狀態(tài)（稱為原態(tài)），Qn+1表示新的狀態(tài)（稱為次態(tài)），可以列出基本RS觸發(fā)器的邏輯狀態(tài)轉(zhuǎn)換表。

SRQnQn+1000001不定0011011110001011110101SRQn+100不定01110011Qn基本RS觸發(fā)器的狀態(tài)轉(zhuǎn)換表的簡易畫法4.5.1基本RS觸發(fā)器基本RS觸發(fā)器的波形圖基本RS觸發(fā)器的圖形符號4.5.1基本RS觸發(fā)器基本RS觸發(fā)器結(jié)論：（1）觸發(fā)器的輸出有兩個穩(wěn)態(tài)：Q=0、Q=1、和Q=1、Q=0。這種有兩個穩(wěn)態(tài)的觸發(fā)器通常稱為雙穩(wěn)態(tài)觸發(fā)器。若令S=1、R=1，觸發(fā)器的狀態(tài)就可以保持，說明雙穩(wěn)態(tài)觸發(fā)器具有記憶功能。（2）利用加于S、R端的負(fù)脈沖可使觸發(fā)器由一個穩(wěn)態(tài)轉(zhuǎn)換為另一穩(wěn)態(tài)。加入的負(fù)脈沖稱觸發(fā)脈沖。4.5.1基本RS觸發(fā)器基本RS觸發(fā)器結(jié)論：（3）可以直接置位。當(dāng)R=0、S=1時，Q=0。所以R端稱為置0端或復(fù)位端；而R=1、S=0時，Q=1，所以端S稱為置1端或置位端。R、S上方的“—”（非號）表示加負(fù)脈沖（低電平）時才有這個功能。圖形符號中、引線靠近方框處的小圓圈也表示該觸發(fā)器是用低電平觸發(fā)的。Q引線靠近方框處的小圓圈表示該端狀態(tài)和Q端相反。概述在數(shù)字系統(tǒng)中往往要求觸發(fā)器的動作時刻和其他部件相一致，這就必須有一個同步信號，以協(xié)調(diào)觸發(fā)器和觸發(fā)器、觸發(fā)器和其他數(shù)字邏輯部件的動作。同步信號是一種脈沖信號，通常稱為時鐘脈沖（ClockPulse簡稱CP）。具有時鐘脈沖的觸發(fā)器叫同步觸發(fā)器。4.5.2同步RS觸發(fā)器和D鎖存器同步RS觸發(fā)器結(jié)構(gòu)圖形符號圖中R、S端為數(shù)據(jù)輸入端，CP端為時鐘脈沖輸入端，Rd、Sd分別為直接復(fù)位、置位輸入端。同步RS觸發(fā)器Rd、Sd

的作用：Sd、Rd常用來設(shè)置所需要的初始狀態(tài)，一般應(yīng)在時鐘脈沖到來之前設(shè)定觸發(fā)器的初始狀態(tài)。不作用時，Sd和Rd都應(yīng)設(shè)置成高電平。同步RS觸發(fā)器工作原理：（1）CP=0時，R和S被封鎖，觸發(fā)器的狀態(tài)不會改變。CP=1時，觸發(fā)器狀態(tài)根據(jù)S、R端的輸入而改變。這就是同步的作用。（2）CP=1時，若S=0、R=1、則Q=0；若S=1、R=0，則Q=1；若S=R=0，則狀態(tài)不變；但如果S=R=1則當(dāng)CP由1變0時，Q的狀態(tài)不定。同步RS觸發(fā)器波形圖：注意：Sd、Rd直接輸入端的作用及CP的控制作用。同步D觸發(fā)器結(jié)構(gòu)圖形符號同步D觸發(fā)器工作原理：（1）當(dāng)CP=0時，D輸入端被封鎖，數(shù)據(jù)不能傳入，D鎖存器狀態(tài)不變。（2）CP=1時，D鎖存器輸出狀態(tài)由D輸入端電平?jīng)Q定，若D=1則Q=1，若D=0則Q=0。一旦CP重新變?yōu)?，D數(shù)據(jù)就被鎖存。同步D觸發(fā)器特性方程同步D觸發(fā)器的邏輯函數(shù)表達形式（特性方程）為：Qn+1=D

由于D鎖存器的狀態(tài)只有在CP=1期間才能改變，故把這種觸發(fā)方式稱為電平觸發(fā)方式。電平觸發(fā)方式的優(yōu)點是結(jié)構(gòu)簡單，動作較快。缺點是CP=1期間，輸入狀態(tài)的變化會引起輸出狀態(tài)的變化。因此電平觸發(fā)方式的觸發(fā)器不能用于計數(shù)，只能用于鎖存數(shù)據(jù)。邊沿觸發(fā)是指觸發(fā)器的次態(tài)僅由時鐘脈沖的上升沿或下降沿來到時的輸入信號決定，在此以前或以后輸入信號的變化不會影響觸發(fā)器的狀態(tài)。邊沿觸發(fā)器分為正邊沿（上升沿）觸發(fā)器和負(fù)邊沿（下降沿）觸發(fā)器兩類。4.5.3正邊沿觸發(fā)的D觸發(fā)器4.5.3正邊沿觸發(fā)的D觸發(fā)器圖形符號圖中方框內(nèi)C1處符號“∧”，表示C1的輸入由0變1（上升沿）時，1D的輸入才起作用。TTL集成電路中,CT74LS74、CT74LS273等都屬于正邊沿觸發(fā)的D觸發(fā)器。4.5.3正邊沿觸發(fā)的D觸發(fā)器Q—正邊沿D觸發(fā)器的波形；Q’—高電平觸發(fā)的D鎖存器的波形。特性方程一致：Qn+1=D圖形符號1.圖（b）中的J、K各有兩個輸入端（也可能為多個輸入端）它們之間是與邏輯關(guān)系，即J=J1J2，K=K1K2。4.5.4負(fù)邊沿觸發(fā)的JK觸發(fā)器圖形符號4.5.4負(fù)邊沿觸發(fā)的JK觸發(fā)器2.Sd是直接置位端,Rd是直接復(fù)位端。圖形符號4.5.4負(fù)邊沿觸發(fā)的JK觸發(fā)器3.CP是時鐘脈沖輸入端。CP端方框處小圓圈和符號“∧”，表示CP信號從高電平到低電平時有效，即下降沿觸發(fā)。4.5.4負(fù)邊沿觸發(fā)的JK觸發(fā)器JK

觸發(fā)器的邏輯狀態(tài)轉(zhuǎn)換表JKQnQn+100000101001101001100011111110110JKQn+1功能00Qn保持010置0101置111Qn翻轉(zhuǎn)簡化形式

4.5.4負(fù)邊沿觸發(fā)的JK觸發(fā)器特性方程根據(jù)JK觸發(fā)器的邏輯狀態(tài)轉(zhuǎn)換表可以寫出JK觸發(fā)器的特性方程為：4.5.4負(fù)邊沿觸發(fā)的JK觸發(fā)器負(fù)邊沿JK觸發(fā)器的波形圖4.5.4負(fù)邊沿觸發(fā)的JK觸發(fā)器[例4.5.1]分析圖示電路的邏輯功能。4.5.4負(fù)邊沿觸發(fā)的JK觸發(fā)器[解]：由圖可以求得

所以：

這是由D觸發(fā)器和門電路構(gòu)成的負(fù)邊沿JK觸發(fā)器。4.5.4負(fù)邊沿觸發(fā)的JK觸發(fā)器如果把JK觸發(fā)器的J、K端連在一起，輸入端用T表示，則稱為T觸發(fā)器：T觸發(fā)器的特性方程：當(dāng)T=1時，（又稱為T′觸發(fā)器），CP每次作用，觸發(fā)器都翻轉(zhuǎn)；當(dāng)T=0時，，Q狀態(tài)保持不變。T(T′)觸發(fā)器常用于計數(shù)電路中。4.6.1時序邏輯電路的分析方法4.6.2寄存器4.6.2計數(shù)器4.6時序邏輯電路時序邏輯電路的特點：概述1、由觸發(fā)器或觸發(fā)器加組合邏輯電路組成。

2、時序邏輯電路的輸出不僅與當(dāng)前時刻的輸入狀態(tài)有關(guān)，而且與電路原來狀態(tài)（觸發(fā)器的狀態(tài)）有關(guān)。3、“時序”意即電路的狀態(tài)與時間順序有密切的關(guān)系。時序邏輯電路的分類：根據(jù)時鐘脈沖加入方式的不同，分為同步時序邏輯電路和異步時序邏輯電路。時序邏輯電路的分析任務(wù)：4.6.1時序邏輯電路的分析方法分析給定時序邏輯電路的邏輯功能。找出電路的輸出狀態(tài)隨輸入變量和時鐘脈沖作用下的變化規(guī)律。時序邏輯電路的分析步驟：4.6.1時序邏輯電路的分析方法（1）分析電路的組成。了解哪些是輸入量，哪些是輸出量。了解各觸發(fā)器之間的連接方法和組合電路部分的結(jié)構(gòu)（在不少時序邏輯電路中，都含有組合邏輯電路的部分）。（2）寫出組合邏輯電路對外輸出的邏輯表達式，稱為輸出方程。若沒有則不寫。時序邏輯電路的分析步驟：4.6.1時序邏輯電路的分析方法（3）寫出各個觸發(fā)器輸入端的邏輯函數(shù)表達式，稱為驅(qū)動方程。（4）把各個觸發(fā)器的驅(qū)動方程代入觸發(fā)器的特性方程，得出各觸發(fā)器的狀態(tài)方程。（5）根據(jù)狀態(tài)方程和輸出方程，列出邏輯狀態(tài)轉(zhuǎn)換表，畫出波形圖，確定該時序電路的狀態(tài)變化規(guī)律和邏輯功能。[例題4.6.1]分析圖示時序邏輯電路的功能，假設(shè)初始狀態(tài)為Q2Q1Q0=011。

4.6.1時序邏輯電路的分析方法[解]（1）分析電路結(jié)構(gòu)：該時序邏輯電路由三個JK觸發(fā)器F0、F1和F2組成，它們受同一個時鐘脈沖CP控制，因此是同步時序電路。

4.6.1時序邏輯電路的分析方法（2）各觸發(fā)器F0、F1和F2對應(yīng)的J0、K0、J1、K1、J2、K2的輸入表達式，即驅(qū)動方程為：,

4.6.1時序邏輯電路的分析方法Q0n+1=Q2nQ1n+1=Q0nQ2n+1=Q1n（4）狀態(tài)轉(zhuǎn)換表：（3）將驅(qū)動方程代到JK觸發(fā)器的特性方程中，得到狀態(tài)方程：現(xiàn)態(tài)次態(tài)Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1011110110101101011(5)例題4.6.1的波形圖

4.6.1時序邏輯電路的分析方法（6）例題4.6.1的功能：順序脈沖發(fā)生電路

[例題4.6.2]分析圖示時序邏輯電路的功能，假設(shè)初始狀態(tài)為Q3Q2Q1Q0=0000。

4.6.1時序邏輯電路的分析方法[解]（1）分析電路結(jié)構(gòu)：該時序邏輯電路由四個JK觸發(fā)器FA、FB、FC和FD組成，它們受同一個時鐘脈沖CP控制，因此是同步時序電路。

4.6.1時序邏輯電路的分析方法（2）列出各觸發(fā)器的驅(qū)動方程為：JA=KA=1

JB=QAnQDn,KB=QAn

JC=KC=QAnQBn

JD=QAnQBnQCn,KD=QAn

4.6.1時序邏輯電路的分析方法（4）輸出方程：（3）各觸發(fā)器的狀態(tài)方程為：QAn+1=QAn

QBn+1=QAnQDnQBn+QAnQBn

QCn+1=QAnQBnQCn+QAnQBnQCn

QDn+1=KC=QAnQBnQCnQDn+QAnQDn

C=QDnQAn（5）例題4.6.2的狀態(tài)轉(zhuǎn)換表：序號現(xiàn)在狀態(tài)下一個狀態(tài)進位QDnQCnQBnQAnQDn+1QCn+1QBn+1QAn+1C01234567890000000100100011010001010110011110001001000100100011010001010110011110001001000000000000011011121314151010101111001101111011111011010011010100111100000101014.6.1時序邏輯電路的分析方法（6）例題4.6.2的分析上述十進制計數(shù)器，在CP作用下,QDQCQB

QA按0000、0001、0010、0011、0100、0101、0110、0111、1000、1001再0000的規(guī)律變化，10個狀態(tài)為一個循環(huán)，而不出現(xiàn)1000、1011、1100、1101、1110、1111等6個狀態(tài)。有效狀態(tài)：計數(shù)循環(huán)中出現(xiàn)的狀態(tài)稱為有效狀態(tài)。無效狀態(tài)：計數(shù)循環(huán)中不出現(xiàn)的狀態(tài)稱為無效狀態(tài)。4.6.1時序邏輯電路的分析方法（6）例題4.6.2的分析自啟動：計數(shù)器正常工作時，電路狀態(tài)只會在有效狀態(tài)內(nèi)循環(huán)，不會出現(xiàn)無效狀態(tài)。但如果外界干擾或其它偶然因素的作用，可能會使邏輯電路出現(xiàn)無效狀態(tài)，這時如果在時鐘脈沖作用下能使電路自動回到某一個有效狀態(tài)，則稱該電路能自啟動。4.6.1時序邏輯電路的分析方法（7）狀態(tài)轉(zhuǎn)換圖更形象直觀地顯示電路的邏輯功能。其中圓圈內(nèi)的二進制數(shù)表示計數(shù)器的狀態(tài)，圓圈與圓圈之間的箭頭號表示狀態(tài)的轉(zhuǎn)換方向。4.6.1時序邏輯電路的分析方法（8）例題4.6.2的波形（9）例題4.6.2的功能：一位十進制加法計數(shù)器，該計數(shù)器除了計數(shù)，還具有10分頻的功能。4.6.1時序邏輯電路的分析方法寄存器分為數(shù)碼寄存器和移位寄存器。1、數(shù)碼寄存器暫時存放參與運算的數(shù)據(jù)和運算結(jié)果。一位觸發(fā)器可寄存一位二進制數(shù)，需要存放多少位數(shù)，就需要用多少個觸發(fā)器。4.6.2寄存器數(shù)碼寄存器用四個D觸發(fā)器組成的四位數(shù)碼寄存器：D3D2D1D0為待寄存的四位二進制數(shù)碼，當(dāng)CP端加入一個正脈沖后，四位二進制數(shù)碼就存入四個觸發(fā)器。移位寄存器移位寄存器的功能：存放數(shù)碼和移位。移位寄存器分為單向移位寄存器和雙向移位寄存器；按輸入方式的不同，可分為串行輸入和并行輸入；按輸出方式的不同，可分為串行輸出和并行輸出。移位：在移位脈沖作用下使得寄存器的數(shù)碼向左或向右移位。通過數(shù)碼移位，可以實現(xiàn)兩個二進制數(shù)的串行相加、相乘和其他的算術(shù)運算。單向移位寄存器單向移位寄存器：分右移寄存器和左移寄存器。數(shù)碼自左向右移稱為右移寄存器；數(shù)碼自右向左移稱為左移