第四章主存儲器

第四章主存儲器第一節(jié)存儲器概論第二節(jié)主存儲器第三節(jié)存貯器的組成與控制第四節(jié)多體交叉存貯器本章要求掌握主存儲器的分類、工作原理、組成方式以及與其他部件（如CPU）的聯(lián)系;掌握高速緩沖存儲器、磁表面存儲器等的基本組成和工作原理;具有運用相同類型或不同類型存儲器構建具有層次結構的存儲器系統(tǒng)的能力。第一節(jié)存儲器概論是計算機系統(tǒng)中的記憶部件,用來存放程序和數(shù)據(jù)。存儲器的功能隨著超大規(guī)模集成電路設計與制作技術的飛速發(fā)展，使CPU速度變得驚人的高，而存貯器的取數(shù)和存數(shù)的速度很難與之適配，這使得計算機的運行速度很大程度上受制于存儲器速度。存儲器與CPU的速度差異如何解決？后面介紹。以存儲器為中心的理由計算機系統(tǒng)中輸入輸出設備數(shù)量增多，通過運算器實現(xiàn)存儲器與輸入輸出設備之間的數(shù)據(jù)交換，將大大加重運算器的負擔；共享存儲器的多處理機的出現(xiàn)，利用存儲器存放共享數(shù)據(jù)，并實現(xiàn)處理機之間的通信，更加強了存儲器作為全機中心的作用。計算機正在執(zhí)行的程序和數(shù)據(jù)均存在存儲器中。傳統(tǒng)計算機由“三器兩備”組成,以運算器為中心,而現(xiàn)代計算機均以存儲器為中心。4存儲器分類按存儲介質分類:雙極性半導體存儲器速度快;MOS半導體存儲器集成度高,制造簡單,成本低,功耗小。半導體存儲器雙極性半導體存儲器MOS半導體存儲器存儲器的種類繁多,從不同角度對存儲器可作不同的分類。5磁表面存儲器磁表面存儲器是在金屬或塑料基體的表面上涂一層磁性材料作為記錄介質，工作時磁層隨載體高速運轉，用磁頭在磁層上進行讀寫操作。按載磁體形狀的不同分為：磁盤、磁帶和磁鼓。光盤存儲器光盤存儲器是應用激光在記錄介質上進行讀寫的存儲器。其特點是非易失性、記錄密度高、耐用性好、可靠性高和可互性強。隨機存儲器RAM（RandomAccessMemory）按存取方式分類特點是任何一個存儲單元的內容均可隨機存取，而且存取時間與存儲單元的物理位置無關，它們存儲的內容斷電則消失故稱為易失性存儲器。根據(jù)其存儲信息原理的不同又分為靜態(tài)RAM（以觸發(fā)器原理寄存信息）動態(tài)DRAM（以電容充放電原理寄存信息）7只讀存儲器（ROM）特點是只能對其內容讀出，不能對其寫入的存儲器。其內容斷電也不消失故稱為非易失性存儲器。通常用于存放固定不變的程序、常數(shù)、漢字庫以及系統(tǒng)核心程序等。根據(jù)制作工藝的不同ROM分為：MROM，PROM，EPROM，EEPROM，F(xiàn)lashMemory串行訪問存儲器特點是對存儲單元進行讀寫操作時，需按其物理位置的先后順序尋找地址。如串行半導體存器、磁帶等。8主存儲器按在計算機中的作用分主要特點：可直接和CPU交換信息。輔助存儲器主要特點：主存儲器的后援存儲器，用來存放當前暫時不用的程序和數(shù)據(jù)，不能直接和CPU交換信息。主存比輔存速度快、容量小、位價格高。高速緩沖存儲器Cache主要特點：存取速度快，容量小，存儲控制和管理由硬件實現(xiàn)，用于兩個速度不同部件間的緩沖。9速度、容量、價格三者難以統(tǒng)一，一般情況下速度越高，位價就越高；容量越大，位價越低；容量越大，速度必然越低。存儲器的層次結構訪存局部性時間局部性空間局部性Cache

主存儲器

輔助存儲器價格速度10第二節(jié)主存儲器CPU運行處理的程序和數(shù)據(jù)存放在主存儲器中，因此主存速度要快，主存主要采用半導體材料。主存儲器的主要技術指標速度(存取時間、存儲周期)、容量、價格。存儲容量：能夠存放信息的總量，通常以字節(jié)(Byte)為單位。B、KB、MB、GB、TB。存取時間：從啟動一次存儲器操作（讀或寫）到完成該操作所經歷的時間。存儲周期：連續(xù)啟動兩次獨立的存儲器操作所需要的最短時間間隔。存儲器的價格：通常以每位價格來衡量11其它技術指標可靠性、存儲密度、功耗、物理尺寸(集成度)主存儲器與CPU的連接CPUARDR主存儲器Kn地址總線AB數(shù)據(jù)總線DB控制總線CBR/WReady連接由總線支持，包括DB、AB、CB12主存儲器的基本操作CPU等待從主存發(fā)來的回答信號，通知CPU“讀”操作完成主存通過Ready線回答，為“1”時表明存儲地址的內容已讀出，并放在數(shù)據(jù)總線上，可送人DRCPUARDR主存儲器Kn地址總線AB數(shù)據(jù)總線DB控制總線CBR/WReadyCPU將地址送AR，經AB送往主存，CPU經CB發(fā)“讀”請求讀操作寫操作讀操作過程CPUARDR主存儲器Kn地址總線AB數(shù)據(jù)總線DB控制總線CBR/WReadyCPU字地址送到AR，經AB送主存，CPU將字送DR，并送DB，CPU發(fā)出“寫”命令寫操作過程CPU等待從主存儲器發(fā)來的回答信號，通知CPU“寫”操作完成主存從DB接收到信息字并按AB指定地址存儲，并經Ready控制線發(fā)回寫操作完成信號讀/寫存儲器其存儲的內容斷電則消失故稱為易失性存儲器按帶電工作時，能否長時間保存信息又分為靜態(tài)隨機存儲器（SRAM）利用觸發(fā)器保存信息動態(tài)隨機存儲器（DRAM）利用MOS電容存儲電荷來保存信息隨機讀寫存儲器（RAM）靜態(tài)存儲器單元單元電路T1~T6管組成，T1~T4組成兩個反相器，兩個反相器交叉耦合連接，組成一個觸發(fā)器T3/T4管為負載管T5/T6管：控制觸發(fā)器與位線的接通VDDT3T1T4T2T5T6字（行）選擇線位線2ABVGGVSS位線1靜態(tài)存儲器（SRAM）VDDT3T1T4T2T5T6字（行）選擇線位線2ABVGGVSS位線1字選擇線輸入高電平，單元T5、T6選通，位線1和位線2接高電位，若原存儲的是“1”態(tài)（T1導通，T2截止)，就有電流自位線1經T5流向T1，在位線1上產生一個負脈沖。因T2截止，位線2不產生負脈沖。為0態(tài)時，T1截止，T2導通，與上述情況相反哪一位線上出現(xiàn)負脈沖來判定讀的是“1”或“0”靜態(tài)存儲器單元讀VDDT3T1T4T2T5T6字（行）選擇線位線2ABVGGVSS位線1字選擇線輸入高電平，單元T5、T6選通。位線1、位線2分別送高電平和低電平，或相反，便可迫使觸發(fā)器狀態(tài)發(fā)生變化，從而把“1”或“0”信息寫入。靜態(tài)存儲器單元寫16×1位靜態(tài)存儲器組成Y譯碼器位線2VDDT3T1T4T2T5T6VGGVSST7T8位線1字（行）選擇線VDDT3T1T4T2T5T6VGGVSST7T8位線1位線2位線2VDDT3T1T4T2T5T6VGGVSST7T8位線1VDDT3T1T4T2T5T6VGGVSST7T8位線1位線2列選擇線03A2A3寫入電路讀出放大DINDOUT/WEX

譯碼器A0A1

03行地址數(shù)據(jù)控制列

地

址存儲單元陣列存儲單元陣列存儲單元陣列行地址譯碼行選擇驅動存儲單元陣列列I/O電路列選擇驅動列地址譯碼數(shù)據(jù)驅動控制電路地址碼分兩組前一半經行地址譯碼器和驅動器選擇存儲陣列的某一行后一半經列地址譯碼器和驅動器選擇存儲陣列的某一列讀寫電路，再通過控制電路與數(shù)據(jù)輸入、輸出端相連控制信號：寫允許WE#、片選CS#片選有效時，WE#為低則寫，否則為讀存儲器芯片

靜態(tài)存儲器（SRAM）讀寫時序靜態(tài)存儲器的控制信號、地址信號、數(shù)據(jù)信號在時間配合上有一定要求（1）SRAM讀周期時序 有兩種：片選信號先建立地址信號先建立AdrCSDOUT地址建立地址失效數(shù)據(jù)有效數(shù)據(jù)線輸出高阻下一地址建立taAdr地址讀數(shù)時間taAdr讀周期tRCWE片選信號先建立片選信號后建立AdrCSDOUT地址建立數(shù)據(jù)有效tTWEDOUTCSAdrDINWE地址對寫允許建立時間tsuAdrAdrth地址對寫允許保持時間thDIN數(shù)據(jù)對寫允許保持時間tsuDIN數(shù)據(jù)對寫允許建立時間tsuCS片選對寫控制建立時間thCS片選對寫控制保持時間寫周期tWCtWWE最小寫允許寬度（2）SRAM寫周期時序動態(tài)存儲器（DRAM）VDD預充電信號T3T2T4T1寫數(shù)據(jù)線讀數(shù)據(jù)線寫入選擇線讀出選擇線Cg預充電信號為高，T4導通，讀出數(shù)據(jù)線為高讀出選擇線為高，T3導通：若Cg上儲存有電荷，T2導通，讀出數(shù)據(jù)線通過T3、T2接地，讀出電壓為低電平若Cg上無電荷，T2截止，讀出數(shù)據(jù)線電壓無變化讀出由讀出數(shù)據(jù)線的電平高低判斷“1”或“0”DRAM三管存儲單元電路DRAM三管存儲單元電路在寫數(shù)據(jù)線上加上寫入信號：高或低寫入選擇線為高，T1導通：若寫入“1”，對Cg充電若寫入“0”，對Cg放電寫入優(yōu)點：電路穩(wěn)定缺點：布線復雜，元件較多，不利于大容量集成保持：寫入選擇線為低，T1截止，Cg電壓保持不變VDD預充電信號T3T2T4T1寫數(shù)據(jù)線讀數(shù)據(jù)線寫入選擇線讀出選擇線CgDRAM單管存儲單元電路單元電路由一個晶體管T和一個與T的源極S相連的MOS電容Cs組成保持狀態(tài)字線W為0，T截止，切斷了電容CS的通路，既不充電也不放電，保持原來的狀態(tài)不變電容C上有無電荷分別表示1和0外部只設置一條字線和一條數(shù)據(jù)線，字線起地址選擇作用VSSDSG字線WTCSVS數(shù)據(jù)線CD位線27DRAM單管存儲單元寫字線W作用高電平，晶體管T導通寫入“1”:數(shù)據(jù)線D加高電位，則數(shù)據(jù)線上的高電位通過T對CS充電，VS為高電平，即寫入“1”DRAM單管存儲單元電路VSSDSG字線WTCSVS數(shù)據(jù)線CD位線寫入“0”:數(shù)據(jù)線D加低電位，數(shù)據(jù)線上的低電位通過T與CS連通，電容放電，使VS變?yōu)榈碗娖?，即寫入?”28DRAM單管存儲單元讀字線W作用高電平，晶體管T導通原存“0”，CS上無電荷，VS為低電位，通過T與數(shù)據(jù)線連通，也為低電位，表示讀出“0”DRAM單管存儲單元電路VSSDSG字線WTCSVS數(shù)據(jù)線CD位線原存“1”，CS上有電荷，VS為高電位，通過T讀到數(shù)據(jù)線上，數(shù)據(jù)線為高電位，表示讀出“1”29優(yōu)缺點DRAM單管存儲單元電路VSSDSG字線WTCSVS數(shù)據(jù)線CD位線優(yōu)點線路簡單、集成度高、功耗低、價格便宜需要刷新/再生電路讀出時CS要放電漏電阻的存在，隨著時間的推移，CS上電荷會漏失需要高靈敏度的讀放讀出信號非常微弱缺點3016K×1位動態(tài)存儲器組成為什么分行、列地址？31地址分兩次輸入，先送行地址，后送列地址，行地址由RAS#輸入，列地址由CAS#輸入讀出放大器由對稱觸發(fā)器構成，每列一個，共128個，讀放兩邊各連64個存儲單元，構成對稱分布采用多字一位結構，存儲矩陣由2個64128陣列組成，存儲單元采用單管電路，由行、列地址譯碼驅動，1次讀寫1個單元16K×1位動態(tài)存儲器組成何謂刷新：由于電容漏電阻的存在，電容上的電荷不可能長久保存，需要定期地對電容充電，以補充泄漏恢復原來的電荷，這一充電過程稱為再生（刷新）實現(xiàn)方法：利用“讀出”方式進行刷新讀出時，讀出放大器又使相應存儲單元的存儲信息自動恢復由于每一列均有一個讀出放大器，故刷新時，每次可刷新一行，依次選擇行，當把所有行全部讀出一遍，就完成了對整個存儲器的刷新刷新間隔時間：對于DRAM，再生一般應在小于或等于2ms的時間內進行一次動態(tài)存儲器再生/刷新為什么RAS#、CAS#與地址的時序關系動態(tài)存儲器操作時序由RAS#下沿把行地址打入行地址鎖存器，CAS#下沿把列地址打入列地址鎖存器，CAS#下降沿滯后RAS#下降沿RAS#、CAS#的正、負電平寬度應分別大于手冊規(guī)定值滿足此要求，CAS#的上升沿可在RAS#的正電平也可在RAS#的負電平期間發(fā)生行地址對RAS#的下降沿以及列地址對CAS#的下降沿，均應有足夠的地址建立時間和地址保持時間動態(tài)存儲器操作時序讀工作方式t

cRD是讀工作周期，指完成一次“讀”所需的最小時間確保正常讀出，WE#=1應在列地址送入前(即CAS#下降沿到來前)建立，在CAS#上升沿到來后撤除動態(tài)存儲器操作時序寫工作方式tcWR寫工作周期，指完成一次“寫”所需的最小時間WE#=0在CAS#下沿之前建立，在CAS#下沿之后撤除WE#=0以及DIN的建立時間和保持時間都是相對于CAS#的下降沿；WE#的負電平應有足夠的寬度寫過程中DOUT保持高阻態(tài)動態(tài)存儲器操作時序頁面工作方式當RAS#下降沿到來后，鎖存行地址，然后保持RAS#=0；在RAS#=0期間不斷變化列地址和CAS#，便可對某一行的所有單元連續(xù)地進行讀/寫頁面工作方式：頁面讀、頁面寫、頁面讀-改寫優(yōu)點：速度快，功耗小一次行地址，多個CAS周期，節(jié)省了時間和功耗動態(tài)存儲器操作時序刷新工作方式DRAM的刷新間隔一般是2ms為保證2ms內所有單元都能刷新到，則要求每次刷新操作的間隔（2ms/存儲陣列的行數(shù)）進行刷新時，先送行地址，接著送來RAS#信號，則對指定行的所有單元進行刷新刷新時，數(shù)據(jù)線呈高阻態(tài)DRAM研制與發(fā)展增強型DRAM（EDRAM）通過改進CMOS制造工藝，加速晶體管開關速度，使EDRAM的存取時間和周期比普通DRAM減少一半，且在EDRAM芯片上還集成了小容量的SRAMcache。CacheDRAM（CDRAM）與EDRAM相似，主要差別是SRAMcache的容量不同,CDRAM較大，使用它作為主存,可不設第二級cache,第一級在處理器片內。擴充數(shù)據(jù)輸出EDO（extendeddataout），在完成當前內存周期前即可開始下一內存周期的操作，因此能提高數(shù)據(jù)帶寬或傳輸率。EDODRAM40同步DRAM(synchronization

dynamicRAM)讀寫周期（10ns～15ns）比EDODRAM（20ns～30ns）快，已被廣泛應用。典型的DRAM是異步工作的，處理器送地址和控制信號到存儲器后，等待存儲器進行內部操作（選擇行線和列線讀出信號放大并送輸出緩沖器等），而SDRAM與處理器之間的數(shù)據(jù)傳送是同步的，在系統(tǒng)時鐘控制下，處理器送地址和控制命令到SDRAM后，在經過已知一定數(shù)量的時鐘周期后，SDRAM完成讀或寫的內部操作。在此期間，處理器可以去進行其他工作，而不必等待。SDRAM采用成組傳送方式，對順序傳送大量數(shù)據(jù)特別有效。RambusDRAM(RDRAM)由Rambus公司開發(fā)，與CPU之間傳送數(shù)據(jù)通過專用的RDRAM總線進行，且不用通常的RAS、CAS、WE和CE信號。采取異步成組數(shù)據(jù)傳輸協(xié)議，在開始傳送時需要較大存取時間，以后可達到500Mb／S的傳輸率。Rambus得到Intel公司的支持，其高檔的PentiumIII處理器采用RambusDRAM結構。

將整個DRAM系統(tǒng)集成在一個芯片內，包括存儲單元陣列、刷新邏輯、控制邏輯及時序等。片內還附加有測試電路。集成隨機存儲器（IRAM）DRAM與SRAM比較優(yōu)點DRAM使用單管單元作存儲單元，所以每片存儲容量較大，是SRAM的6倍DRAM的地址是分批送入的，所以引腳數(shù)比SRAM要少得多，且封裝尺寸也較小DRAM價格較便宜，只有SRAM的1/6DRAM所需功率只有SRAM的1/6缺點DRAM的速度比SRAM要低，DRAM需要刷新，浪費了時間，且需要配套的刷新電路SRAM一般用作容量不大的高速存儲器（如Cache），而DRAM則用作計算機的主存非易失性半導體存儲器非易失性存儲器分類---按工藝來分掩膜型ROM（MaskROM，MROM）可編程ROM（ProgrammableROM，PROM）可擦除PROM（ErasablePROM，EPROM）電可擦除EPROM（ElectricallyEPROM，EEPROM/E2PROM）閃存（FlashMemory）：在線快速擦除與重寫DRAM、SRAM均為可任意讀寫的RAM，當?shù)綦姇r，所存儲的內容立即消失，所以稱為易失性存儲器。其內容斷電后也不丟失的存儲器被稱為非易失性存儲器。1、掩膜型只讀存儲器（MROM）二極管ROMMOS-ROM三極管ROM廠家據(jù)用戶提供內容設計光刻掩模版，以存儲元件有無的方法來存儲信息（1和0）可用熔絲、二極管或晶體管作為元件，廠商制造完成后，用戶不能修改其內容2、可編程只讀存儲器（PROM）出廠時，存儲單元為全接通狀態(tài)（即全1或全0態(tài)），使用時，用戶可根據(jù)需要將某些單元斷開或接通狀態(tài)，即改寫為“0”或“1”，但只能改寫一次據(jù)改寫原理的不同，PROM分為熔絲型和結擊穿型兩種缺點：只能改寫一次，缺乏靈活性熔絲型PROM有熔絲表示1無熔絲表示0結擊穿型PROM結截止表示1結擊穿表示03、紫外線擦除可編程序只讀存儲器（EPROM）編程時控制柵接12V編程電壓，S接地，D加5V電壓電子從源極流向漏極的溝道充分開啟，在CG的高壓吸引下，電子越過氧化層進人FG，浮置柵獲得足夠多的自由電子后，漏-源極形成導電溝道（接通狀態(tài)），信息存儲在絕緣的浮置柵上，掉電信息仍保存FG上有電子代表“1”；FG上無電子代表“0”二氧化硅電極導體源極S浮置柵FG控制柵CG漏極DP型基片N溝道等價電路結構字線WDS位線473、紫外線擦除可編程序只讀存儲器（EPROM）二氧化硅電極導體源極S浮置柵FG控制柵CG漏極DP型基片N溝道等價電路結構字線WDS位線擦除時，紫外線照射使氧化層變得有導電性，且浮置柵上的電子更加活躍，從而穿過氧化層回到襯底，使整體電路恢復起始狀態(tài)不能實現(xiàn)在線擦除和編程，不能實現(xiàn)單獨擦除和改寫，不靈活，封裝麻煩，成本高4、電可擦除可編程序只讀存儲器（EEPROM）EPROM門極結構等價電路結構字線WDSCG位線FGEEPROM每個單元兩個晶體管，浮柵晶體管和選擇控制晶體管編程和擦除時選擇相應的浮柵晶體管，可實現(xiàn)按位或字節(jié)的讀寫IPD：Inter-PolyDielectric

極間氧化層，隔絕浮柵包圍浮置柵的氧化層比EPROM的薄在線編程：原理與EPROM類似，源極、漏極接地，在控制柵上施加高壓，吸引電子穿越，進入浮置柵擦除原理：與EPROM不同，可在線電擦除在漏極D加高壓，控制柵CG為0V，翻轉拉力方向，將電子從浮置柵FG中拉出，完成擦除機制重復改寫次數(shù)有限制（氧化層被磨損，10萬次）可局部改寫：由于選擇管的存在，讀寫操作可按位或字節(jié)進行，類似于SRAM，但每字節(jié)的寫入周期比SRAM長得多不必全部擦除后再寫入集成度低、功耗大5、快速擦除讀寫存儲器（FlashMemory，閃存）在EPROM與E2PROM基礎上發(fā)展而來具有EPROM一樣的單管位元結構（去掉選擇管）沿用了EPROM的編程機制具有E2PROM在線電可擦除的特點具有區(qū)域擦除和整體擦除功能，擦除速度快，可擦寫次數(shù)少（106次，DRAM擦寫次數(shù)1015次）兼有ROM和RAM兩者性能，又有DRAM一樣的高密度、低成本和小體積是唯一具有大存儲量、非易失性、低價格、可在線改寫和高速度等特性的存儲器擦寫次數(shù)較DRAM少、最快取數(shù)時間較長FlashMemory

45ns；DRAM10ns非易失性半導體存儲器組成結構An…0：地址線Dm…0：數(shù)據(jù)線CE#：片選OE#：輸出允許PGM#：編程脈沖輸入端Vpp：編程電壓Vcc：工作電壓GND：數(shù)字地幾種存儲器的典型應用存儲器應用SRAMCacheDRAM主存ROM固定程序、微程序控制存儲器PROM用戶自編程序EPROM用戶編寫并可修改的程序或產品試制階段試編的程序E2PROMIC卡上存儲信息閃存固態(tài)盤、IC卡、BIOS第三節(jié)存儲器組成與控制一個存儲芯片的容量與計算機對存儲器的需求有很大的差距，所以需要進行擴充才能滿足需要。解決方法：用多片存儲器芯片組合而成，即容量擴展位擴展：指用多個存儲器芯片對字長進行擴充的方式，即以位方向擴展。字擴展：指增加存儲器中字的數(shù)量。字位擴展：字和位方向同時擴展。一、存儲器容量擴展

存儲器容量擴展--位擴展將多片存儲器的地址、片選、讀寫控制端相應并聯(lián)，數(shù)據(jù)端分別引出8片4M×1芯片構成4M×8存儲器

I/O4M1

I/O

4M1

I/O數(shù)據(jù)線D7..D0地址線A21A0CSR/W2片16K×4芯片構成16K×8存儲器存儲器容量擴展--字擴展2個1M×8位芯片組成2M×8位存儲器

1M8R/W

D7D0

1M8R/W

D7D0R/WD0～D7A20A19A0A19A0A0～A19CSCS存儲器容量擴展--字擴展4個16K×8位芯片組成64K×8位存儲器

存儲器容量擴展--字位擴展實際存儲器往往需要字向和位向同時擴展如果存儲容量要求為M字N位，所用芯片規(guī)格為L字K位，那么擴展存儲器容量需用M/LN/K枚芯片，即共M/L組，每組N/K片組組成同位擴展：N/K片存儲器的地址、片選、讀寫控制端相應并聯(lián)，數(shù)據(jù)端分別引出高若干位地址譯碼產生M/L個連向不同組的片選信號例如：要組成16M8位的存儲器容量若芯片規(guī)格為4M1位，則需用48=32片若芯片規(guī)格為1M8位，則需用161=16片Y0Y3用4M×1位芯片組成16M×8位存儲器8片4組A23D7D0CSI/O

4M1位A21A0R/WCSI/O

4M1位A21A0R/WA21A0CSI/O

4M1位A21A0R/WCSI/O

4M1位A21A0R/WA22譯碼器WE例1設有32片256K×1位的SRAM芯片，問：

(1)采用位擴展方法可構成多大容量的存儲器?

(2)該存儲器需要多少字節(jié)地址位？

(3)畫出該存儲器與CPU連接的結構圖，設CPU的接口信號有地址信號、數(shù)據(jù)信號、控制信號MREQ#和R/W#。因為存儲容量為256K×32=1024KB，所以CPU訪存最高地址位為A19。解：（1）32片256K×1位的SRAM芯片可構成256K×32位的存儲器。（2）如果采用32位的字編址方式，則需要18條地址線，因為218=256K。

A19-2

A19-2

MREQ#

R/W#

CPU

D31

D2

D1

D0

D31~D0

WEACE256K

×1

D

WEACE256K

×1

D

WEACE256K

×1

D

WEACE256K

×1

D

(3)例2、設有若干片256K×8位的SRAM芯片，問：

(1)、采用字擴展方法構成2048KB的存儲器需要多少片SRAM芯片？

(2)、該存儲器需要多少字節(jié)地址位？

(3)、畫出該存儲器與CPU連接的結構圖，設CPU的接口信號有地址信號、數(shù)據(jù)信號、控制信號MREQ#和R/W#。

(4)、寫出譯碼器邏輯表達式。解：(1)、該存儲器需要2048K/256K=8片SRAM芯片；(2)、需要21條地址線，因為221=2048KB，其中高3位用于芯片選擇，低18位作為每個存儲器芯片的地址輸入。

(3)該存儲器與CPU連接的結構圖

ramsel73-8譯碼ramsel2ramsel1ramsel0...A20-18A20-0A17-0OE#MREQ#R/W#CPUD7~D0D7~D0D7~D0D7~D0D7~D0WEA

CE256K×8DWEA

CE256K×8DWEA

CE256K×8DWEA

CE256K×8D(4)譯碼器的輸出信號邏輯表達式ramsel0=A20*A19*A18*MREQ#ramsel1=A20*A19*A18*MREQ#ramsel2=A20*A19*A18*MREQ#ramsel3=A20*A19*A18*MREQ#ramsel4=A20*A19*A18*MREQ#ramsel5=A20*A19*A18*MREQ#ramsel6=A20*A19*A18*MREQ#ramsel7=A20*A19*A18*MREQ#

存儲器容量擴展注意事項靜態(tài)存儲器字擴展時，將各芯片的地址線、數(shù)據(jù)線、讀寫控制線相應并聯(lián)，而由片選信號來區(qū)分各芯片的地址范圍動態(tài)存儲器一般不設置片選端，但可以用行地址選通RAS#端來擴展字數(shù)行地址鎖存由RAS#的下降沿觸發(fā)實現(xiàn)，列地址鎖存由行地址以及CAS#下降沿共同觸發(fā)的列時鐘來實現(xiàn)當RAS#＝1時，不會產生行、列時鐘，存儲器不工作，當RAS#由“1”變?yōu)椤?”時，才會觸激發(fā)出行時鐘，存儲器開始工作與CPU的連接特別要注意地址線、數(shù)據(jù)線和控制線的連接地址線CPU的地址線數(shù)往往比存儲芯片的地址線數(shù)多，而存儲芯片的地址線數(shù)又不盡相同根據(jù)不同擴展方式進行合理連接數(shù)據(jù)線CPU的數(shù)據(jù)線數(shù)與存儲芯片的數(shù)據(jù)線數(shù)不等時，必須對存儲芯片擴位，使其數(shù)據(jù)線數(shù)與CPU的數(shù)據(jù)線數(shù)相等讀寫命令線（WE#或R/W#）直接相連，高電平—讀，低電平—寫片選線的連接片選線的連接是CPU與存儲芯片正確工作的關鍵只有CPU的訪存控制信號MREQ有效時（為低），即CPU要求訪存時，才要求選擇存儲芯片通常需要一些邏輯電路（譯碼器等），讓訪存控制信號與CPU高位地址共同產生片選信號合理選擇存儲芯片根據(jù)需要合理選擇存儲芯片的類型(ROM或RAM)及數(shù)量，并盡量使連線簡單方便，存儲芯片不浪費實際工作中，還需要考慮時序的配合、速度、負載匹配等問題二、存儲控制在存儲器中，往往需要增設附加電路MAR地址譯碼器存儲體讀寫電路MDRK位地址總線...N位數(shù)據(jù)總線控制電路控制信號二、存儲控制包括地址多路轉換與地址選通、刷新邏輯以及讀/寫控制邏輯等在存儲器中，往往需要增設附加電路地址多路轉換與地址選通：為了減少芯片地址線引出端數(shù)目，將地址碼分兩次送到存儲器芯片芯片地址線引出端減少到地址碼的一半刷新邏輯：刷新邏輯是為動態(tài)MOS隨機存儲器的刷新準備的，通過定時刷新，保證動態(tài)MOS存儲器的信息不致丟失采用“讀出”方式進行刷新：在讀出過程中恢復了存儲單元柵極電容的電荷并保持原單元的內容

刷新操作存儲器訪問的地址是隨機的，不能保證所有的存儲單元在一定時間（刷新周期）內都可以讀寫一遍，因此需要專門考慮刷新控制在刷新過程中每次刷新一行，依次對存儲器的每一行進行讀，就可完成對整個DRAM的刷新從上一次對整個存儲器刷新結束，到下一次對整個存儲器全部刷新一遍為止，這一段時間間隔稱為刷新周期，又叫再生周期。

刷新方式在一個刷新周期內，利用一段固定的時間對存儲器的所有行刷新，此期間存儲器停止正常的讀和寫集中式刷新分散式刷新集中分散式刷新集中刷新死區(qū)R/W刷新R/W刷新2ms50ns缺點：在刷新期間不能訪問存儲器，存在“死區(qū)”，有時會影響計算機系統(tǒng)的正常工作分散式刷新每行存儲單元的刷新在刷新周期內分散地完成把存取周期分成兩段，前半段用來讀寫或維持，后半段用來刷新R/W刷新R/W刷新100ns缺點：使機器的存取周期增加了1倍，使整機的工作效率下降集中分散式刷新將刷新周期除以行數(shù)，得兩次刷新操作之間的時間間隔t，利用邏輯電路每隔時間t產生一次刷新請求R/W刷新R/W刷新R/WR/WR/Wttt

刷新控制動態(tài)MOS存儲器的刷新需要有硬件電路的支持刷新計數(shù)器刷新訪存裁決刷新控制邏輯產生符合