Verilog硬件描述語言

西安郵電大學(xué)微電子系第一章VerilogHDL概述

集成電路的過去、現(xiàn)在和未來行業(yè)回顧

－1904年，弗萊明發(fā)明了第一只電子二極管（真空二極管）標(biāo)志著世界從此進(jìn)入了電子時代。－1907年，德福雷斯特向美國專利局申報了真空三極管的發(fā)明專利，使得電子管才成為實(shí)用的器件。－1947年12月，Bell實(shí)驗(yàn)室肖克利發(fā)明第一只晶體管（點(diǎn)接觸三極管），標(biāo)志了晶體管時代的開始。－1958年，TI基爾比研制成功第一塊數(shù)字IC，宣布電子工業(yè)進(jìn)入了集成電路時代。四十二年后獲諾貝爾物理學(xué)獎。70年代初:SSI(SmallScaleIntegration),僅包含幾個邏輯門，（1到10個門不等），實(shí)現(xiàn)一些基本的“與非”或“或非”邏輯。幾年后,MSI(MediumScaleIntegration),做成常用功能塊,計數(shù)器,譯碼器等。80年代開始進(jìn)入LSI(LargeScaleIntegration),較強(qiáng)的集成功能,開始出現(xiàn)16位處理器,MotoralM68000(7萬個晶體管),Intel80286(12.5萬個晶體管),80386(27.5萬個晶體管)等。90年代:VLSI(VeryLargeScaleIntegration),具有電路與系統(tǒng)的單片集成功能。32位處理器,80486,超過100萬個晶體管;98年P(guān)entiumIII1000萬個晶體管。ULSI(UltraLSI),GLSI(GiantLSI)，SOC/SOPC系統(tǒng):IntelPrescott系列處理器(正式為Pentium4E),內(nèi)部集成一億兩千五百萬個晶體管；2GHz的Pentium-M移動芯片。1.1硬件描述語言HDL1、硬件描述語言(HDL)是一種用來描述數(shù)字電路結(jié)構(gòu)、功能和設(shè)計數(shù)字邏輯系統(tǒng)的語言。數(shù)字邏輯電路設(shè)計者利用這種語言來描述自己的設(shè)計思想，然后利用電子設(shè)計自動化(在下面簡稱為EDA)工具進(jìn)行仿真，再自動綜合到門級電路，再用集成電路或FPGA等實(shí)現(xiàn)其功能。2、這種稱之為高層次設(shè)計(High-Level-Design)的方法已被廣泛采用。據(jù)統(tǒng)計，在美國硅谷目前約有90％以上的ASIC和FPGA已采用硬件描述語言方法進(jìn)行設(shè)計3、VHDL和VerilogHDL語言先后成為IEEE標(biāo)準(zhǔn)。1.2VerilogHDL的歷史1.什么是VerilogHDL

VerilogHDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計。用它來進(jìn)行各種級別的邏輯設(shè)計，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語言。幾乎所有著名大學(xué)的電子和計算機(jī)工程系都講授Verilog有關(guān)的課程。

2.VerilogHDL的產(chǎn)生及發(fā)展

1983年，VerilogHDL是由GDA(GateWayDesignAutomation)公司的PhilMoorby首創(chuàng)的；1984-1985年，Moorby設(shè)計出了第一個關(guān)于Verilog-XL的仿真器；1986年，他對VerilogHDL的發(fā)展又作出了另一個巨大貢獻(xiàn)：即提出了用于快速門級仿真的XL算法；1989年，隨著Verilog-XL算法的成功，VerilogHDL語言得到迅速發(fā)展；Cadence公司(CadenceDesignSystem)收購了GDA公司，VerilogHDL語言成為Cadence公司的私有財產(chǎn)。1990年，Cadence公司決定公開VerilogHDL語言，于是成立了OVI(OpenVerilogInternational)組織來負(fù)責(zé)VerilogHDL語言的發(fā)展。基于VerilogHDL的優(yōu)越性，IEEE于1995年制定了VerilogHDL的IEEE標(biāo)準(zhǔn)，即VerilogHDL1364-1995。1.3VerilogHDL和VHDL的比較VHDL英文全名為VHSICHardwareDescriptionLanguage,而VHSIC則是VeryHighSpeedIntegeratedCircuit的縮寫詞，意為甚高速集成電路,故VHDL其準(zhǔn)確的中文譯名為甚高速集成電路的硬件描述語言。其共同的特點(diǎn)：能形式化地抽象表示電路的結(jié)構(gòu)和行為、支持邏輯設(shè)計中各層次與領(lǐng)域的描述、可借用高級語言的精巧結(jié)構(gòu)來簡化電路的描述、具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計的正確性、支持電路描述由高層到低層的綜合轉(zhuǎn)換、硬件描述與實(shí)現(xiàn)工藝無關(guān)（有關(guān)工藝參數(shù)可通過語言提供的屬性包括進(jìn)去）、便于文檔管理、易于理解和設(shè)計重用。各自的特點(diǎn)：由于VerilogHDL擁有更廣泛的設(shè)計群體，所以成熟的資源也遠(yuǎn)比VHDL豐富。最大優(yōu)點(diǎn)是：是一種非常容易掌握的硬件描述語言，只要有C語言的編程基礎(chǔ)，通過二十學(xué)時的學(xué)習(xí)，再加上一段實(shí)際操作，一般同學(xué)可在二至三個月內(nèi)掌握這種設(shè)計技術(shù)。而掌握VHDL設(shè)計技術(shù)就比較困難。這是因?yàn)閂HDL不很直觀，需要有Ada編程基礎(chǔ)，一般認(rèn)為至少需要半年以上的專業(yè)培訓(xùn)，才能掌握VHDL的基本設(shè)計技術(shù)。目前版本的VerilogHDL和VHDL在行為級抽象建模的覆蓋范圍方面也有所不同。一般認(rèn)為VerilogHDL在系統(tǒng)級抽象方面比VHDL略差一些，而在門級開關(guān)電路描述方面比VHDL強(qiáng)得多。

VHDL

VITAL

系統(tǒng)級

算法級

寄存器傳輸級

邏輯門級

開關(guān)電路級

行為級的抽象

VerilogHDL與VHDL建模能力的比較

Verilog1.4VerilogHDL目前的應(yīng)用情況和適用的設(shè)計在美國，在高層邏輯電路設(shè)計領(lǐng)域VerilogHDL和VHDL的應(yīng)用比率是60％和40％，在其它地區(qū)各為50％。VerilogHDL是專門為復(fù)雜數(shù)字邏輯電路和系統(tǒng)的設(shè)計仿真而開發(fā)的，本身就非常適合復(fù)雜數(shù)字邏輯電路和系統(tǒng)的仿真和綜合。由于VerilogHDL在其門級描述的底層，也就是在晶體管開關(guān)的描述方面比VHDL有強(qiáng)得多得功能，所以即使是VHDL的設(shè)計環(huán)境，在底層實(shí)質(zhì)上也是由VerilogHDL描述的器件庫所支持的。目前VerilogHDL-A標(biāo)準(zhǔn)還支持模擬電路的描述，使其不僅支持?jǐn)?shù)字邏輯電路的描述還支持模擬電路的描述，因此在混合信號的電路系統(tǒng)的設(shè)計中，它必將會有更廣泛的應(yīng)用。在亞微米和深亞微米ASIC和高密度FPGA已成為電子設(shè)計主流的今天，VerilogHDL的發(fā)展前景是非常遠(yuǎn)大的。VerilogHDL較為適合系統(tǒng)級(System)、算法級(Alogrithem)、寄存器傳輸級(RTL)、邏輯級(Logic)、門級(Gate)、電路開關(guān)級(Switch)設(shè)計，而對于特大型（幾百萬門級以上）的系統(tǒng)級(System)設(shè)計,則VHDL更為適合，由于這兩種HDL語言還在不斷地發(fā)展過程中，它們都會逐步地完善自己。1.5采用VerilogHDL設(shè)計復(fù)雜數(shù)字電路的優(yōu)點(diǎn)1.5.1傳統(tǒng)設(shè)計方法--電路原理圖輸入法幾十年前，當(dāng)時所做的數(shù)字邏輯電路及系統(tǒng)的設(shè)計規(guī)模比較小也比較簡單，其中所用到的FPGA或ASIC設(shè)計工作往往只能采用廠家提供的專用電路圖輸入工具來進(jìn)行。為了滿足設(shè)計性能指標(biāo)，IC設(shè)計工程師往往需要花好幾天或更長的時間進(jìn)行艱苦的手工布線。PLD工程師還得非常熟悉所選器件的內(nèi)部結(jié)構(gòu)和外部引線特點(diǎn)，才能達(dá)到設(shè)計要求。這種低水平的設(shè)計方法大大延長了設(shè)計周期。近年來，F(xiàn)PGA和ASIC的設(shè)計在規(guī)模和復(fù)雜度方面不斷取得進(jìn)展，而對邏輯電路及系統(tǒng)的設(shè)計的時間要求卻越來越短。這些因素促使設(shè)計人員采用高水準(zhǔn)的設(shè)計工具，如：硬件描述語言(VerilogHDL或VHDL)來進(jìn)行設(shè)計。1.5.2.VerilogHDL設(shè)計法與傳統(tǒng)的電路原理圖輸入法的比較采用電路原理圖輸入法進(jìn)行設(shè)計，具有設(shè)計的周期長，需要專門的設(shè)計工具，需手工布線等缺陷。而采用VerilogHDL設(shè)計時具有以下優(yōu)點(diǎn)：

1、設(shè)計者可以在非常抽象的層次上對線路進(jìn)行描述而不必選擇特定的制造工藝。邏輯綜合工具可以將設(shè)計自動轉(zhuǎn)換成任意一種制造工藝版圖。如果出現(xiàn)新的制造工藝，設(shè)計者不必對電路進(jìn)行重新設(shè)計，只要將RTL級描述輸入綜合工具，即可生成針對新工藝的門級網(wǎng)表。（工藝無關(guān)性,重用）。這使得工程師在功能設(shè)計、邏輯驗(yàn)證階段，可以不必過多考慮門級及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需要利用系統(tǒng)設(shè)計時對芯片的要求，施加不同的約束條件，即可設(shè)計出實(shí)際電路。

2、設(shè)計者可以在設(shè)計周期的早期對電路的功能進(jìn)行仿真驗(yàn)證?？梢院苋菀椎膶TL級描述進(jìn)行優(yōu)化和修改，這樣可以在設(shè)計初期發(fā)現(xiàn)和排除絕大多數(shù)設(shè)計錯誤，因此大大降低了在設(shè)計后期的門級網(wǎng)表和版圖上出錯的可能性，避免可設(shè)計過程的反復(fù)，顯著的縮短了設(shè)計周期。

3、使用HDL進(jìn)行設(shè)計類似于編寫程序，帶有文字注釋的源程序非常方便修改。與門級電路圖相比，能夠?qū)﹄娐愤M(jìn)行更加簡明扼要的描述。更加便于理解。對于復(fù)雜的設(shè)計，如果用門級原理圖來表達(dá)，幾乎是無法理解的。4、verilog是一種通用的硬件描述語言，易學(xué)易用?？梢栽诓煌橄髮哟紊蠈﹄娐愤M(jìn)行描述。絕大多數(shù)流行的綜合工具都支持verilog，所有的制造商都提供verilog綜合之后的仿真的原件庫。1.6.采用硬件描述語言(VerilogHDL)的設(shè)計方法和流程簡介

1.6.1.自頂向下(Top-Down)的設(shè)計方法集成電路制造工藝技術(shù)的改進(jìn)，可以在一個芯片上集成數(shù)十乃至數(shù)百萬個器件，這個設(shè)計不可能由一個設(shè)計師獨(dú)立設(shè)計。利用層次化、結(jié)構(gòu)化的設(shè)計方法，一個完整的硬件設(shè)計任務(wù)首先由總設(shè)計師劃分為若干個可操作的模塊，編制出相應(yīng)的模型（行為的或結(jié)構(gòu)的），通過仿真加以驗(yàn)證后，再把這些模塊分配給下一層的設(shè)計師，這就允許多個設(shè)計者同時設(shè)計一個硬件系統(tǒng)中的不同模塊，其中每個設(shè)計者負(fù)責(zé)自己所承擔(dān)的部分；而由上一層設(shè)計師對其下層設(shè)計者完成的設(shè)計用行為級上層模塊對其所做的設(shè)計進(jìn)行驗(yàn)證。自頂向下的設(shè)計（即TOP_DOWN設(shè)計）是從系統(tǒng)級開始，把系統(tǒng)劃分為基本單元，然后再把每個基本單元劃分為下一層次的基本單元，一直這樣做下去，直到可以直接用EDA元件庫中的元件來實(shí)現(xiàn)為止。對于設(shè)計開發(fā)整機(jī)電子產(chǎn)品的來說，新產(chǎn)品的開發(fā)總是從系統(tǒng)設(shè)計入手，先進(jìn)行方案的總體論證、功能描述、任務(wù)和指標(biāo)的分配。隨著系統(tǒng)變得復(fù)雜和龐大，特別需要在樣機(jī)問世之前，對產(chǎn)品的全貌有一定的預(yù)見性。目前，EDA技術(shù)的發(fā)展使得設(shè)計師有可能實(shí)現(xiàn)真正的自頂向下的設(shè)計。

系統(tǒng)級設(shè)計

模塊Ａ

模塊Ａ１

模塊Ａ３

模塊Ａ２

模塊Ｃ１

模塊Ｃ２

模塊C

模塊Ｂ

模塊Ｂ１

模塊Ｂ２

TOP_DOWN設(shè)計思想

1.6.2.具體模塊的設(shè)計編譯和仿真的過程在不同的層次做具體模塊的設(shè)計所用的方法也有所不同，在高層次上往往編寫一些行為級的模塊通過仿真加以驗(yàn)證，其主要目的是系統(tǒng)性能的總體考慮和各模塊的指標(biāo)分配，并非具體電路的實(shí)現(xiàn)。因而綜合及其以后的步驟往往不需進(jìn)行。而當(dāng)設(shè)計的層次比較接近底層時行為描述往往需要用電路邏輯來實(shí)現(xiàn)，這時的模塊不僅需要通過仿真加以驗(yàn)證，還需進(jìn)行綜合、優(yōu)化、布線和后仿真。總之具體電路是從底向上逐步實(shí)現(xiàn)的。模塊設(shè)計流程主要由兩大主要功能部分組成：

1)設(shè)計開發(fā)：即從編寫設(shè)計文件-->綜合到布局布線-->投片生成這樣一系列步驟。

2)設(shè)計驗(yàn)證：也就是進(jìn)行各種仿真的一系列步驟，如果在仿真過程中發(fā)現(xiàn)問題就返回設(shè)計輸入進(jìn)行修改。用EDA設(shè)計數(shù)字系統(tǒng)的流程

HDL

設(shè)計文件

HDL

功能仿真

HDL綜合

優(yōu)化、布局布線

布線后門級仿真

電路功能仿真

電路圖設(shè)計文件

電路制造工藝文件或FPGA碼流文件

有問題

沒問題有問題

沒問題

有問題

沒問題

與實(shí)現(xiàn)邏