2023年計(jì)算機(jī)組成原理本科生期末試卷

本科生期末試卷（一）一、選擇題（每小題1分,共15分）

１

從器件角度看,計(jì)算機(jī)經(jīng)歷了五代變化。但從系統(tǒng)結(jié)構(gòu)看,至今絕大多數(shù)計(jì)算機(jī)仍屬于(

Ｂ)計(jì)算機(jī)。

A

并行

B

馮·諾依曼

Ｃ

智能

D

串行

２

某機(jī)字長32位，其中1位表達(dá)符號(hào)位。若用定點(diǎn)整數(shù)表達(dá)，則最小負(fù)整數(shù)為（

Ａ)。

A

-(２31-1)

Ｂ

-(230-1)

C

-(231+1)

D

-(230+1)

3

以下有關(guān)運(yùn)算器的描述,（C

)是對(duì)的的。Ａ

只做加法運(yùn)算

Ｂ

只做算術(shù)運(yùn)算C

算術(shù)運(yùn)算與邏輯運(yùn)算

D

只做邏輯運(yùn)算

4

EEPROM是指(

D)。

A

讀寫存儲(chǔ)器

B

只讀存儲(chǔ)器

C

閃速存儲(chǔ)器

Ｄ

電擦除可編程只讀存儲(chǔ)器

5

常用的虛擬存儲(chǔ)系統(tǒng)由（B

）兩級(jí)存儲(chǔ)器組成,其中輔存是大容量的磁表面存儲(chǔ)器。

A

ｃache－主存

B

主存－輔存

C

caｃhｅ-輔存

D

通用寄存器-ｃaｃhe

６

RISC訪內(nèi)指令中，操作數(shù)的物理位置一般安排在(Ｄ）。Ａ

棧頂和次棧頂

B

兩個(gè)主存單元C

一個(gè)主存單元和一個(gè)通用寄存器

D

兩個(gè)通用寄存器

7

當(dāng)前的CPＵ由(

Ｂ)組成。A

控制器

B

控制器、運(yùn)算器、cａchｅC

運(yùn)算器、主存

Ｄ

控制器、ＡＬU、主存

8

流水ＣPU是由一系列叫做“段”的解決部件組成。和具有ｍ個(gè)并行部件的CPU相比，一個(gè)m段流水CPU的吞吐能力是(D

）。A

具有同等水平

B

不具有同等水平C

小于前者

D

大于前者

9

在集中式總線仲裁中，(A

）方式響應(yīng)時(shí)間最快。

A

獨(dú)立請(qǐng)求

B

計(jì)數(shù)器定期查詢

Ｃ

菊花鏈

10

ＣPU中跟蹤指令后繼地址的寄存器是(

C)。

A

地址寄存器

B

指令計(jì)數(shù)器

C

程序計(jì)數(shù)器

D

指令寄存器

１1

從信息流的傳輸速度來看，(

A)系統(tǒng)工作效率最低。

Ａ

單總線

B

雙總線

C

三總線

D

多總線

1２

單級(jí)中斷系統(tǒng)中,CPU一旦響應(yīng)中斷,立即關(guān)閉(

C)標(biāo)志，以防止本次中斷服務(wù)結(jié)束前同級(jí)的其他中斷源產(chǎn)生另一次中斷進(jìn)行干擾。

A

中斷允許

Ｂ

中斷請(qǐng)求

C

中斷屏蔽

D

DＭＡ請(qǐng)求

13

安騰解決機(jī)的典型指令格式為（

B）位。

A

32位

B

64位

C

41位

D

48位

14

下面操作中應(yīng)當(dāng)由特權(quán)指令完畢的是(Ｂ

）。A

設(shè)立定期器的初值

B

從用戶模式切換到管理員模式Ｃ

開定期器中斷

Ｄ

關(guān)中斷

1５

下列各項(xiàng)中,不屬于安騰體系結(jié)構(gòu)基本特性的是（Ｄ

）。Ａ

超長指令字

B

顯式并行指令計(jì)算Ｃ

推斷執(zhí)行

D

超線程二、填空題（每小題２分,共2０分）

1

字符信息是符號(hào)數(shù)據(jù)，屬于解決(

非數(shù)值)領(lǐng)域的問題，國際上采用的字符系統(tǒng)是七單位的（ＡＳClｌ

）碼。

2

按IEEE75４標(biāo)準(zhǔn)，一個(gè)３2位浮點(diǎn)數(shù)由符號(hào)位S(1位）、階碼Ｅ(8位)、尾數(shù)M（２３位）三個(gè)域組成。其中階碼E的值等于指數(shù)的真值（

e)加上一個(gè)固定的偏移值（

12７）。

３

雙端口存儲(chǔ)器和多模塊交叉存儲(chǔ)器屬于并行存儲(chǔ)器結(jié)構(gòu),其中前者采用（

空間）并行技術(shù)，后者采用（

時(shí)間)并行技術(shù)。

４

虛擬存儲(chǔ)器分為頁式、（段)式、(段頁)式三種。

５

安騰指令格式采用5個(gè)字段：除了操作碼(OP）字段和推斷字段外，尚有3個(gè)7位的（

通用寄存器或浮點(diǎn)寄存器。)字段,它們用于指定（

)2個(gè)源操作數(shù)和1個(gè)目的操作數(shù)的地址。

６

CPU從內(nèi)存取出一條指令并執(zhí)行該指令的時(shí)間稱為(指令周期）,它常用若干個(gè)（

CPU周期)來表達(dá)。

7

安騰CPＵ中的重要寄存器除了128個(gè)通用寄存器、１28個(gè)浮點(diǎn)寄存器、128個(gè)應(yīng)用寄存器、１個(gè)指令指針寄存器(即程序計(jì)數(shù)器）外，尚有６4個(gè)(推斷寄存器)和8個(gè)（

分支寄存器)。

８

衡量總線性能的重要指標(biāo)是(

總線帶寬),它定義為總線自身所能達(dá)成的最高傳輸速率，單位是(MＢ/s

)。

９

ＤMＡ控制器按其結(jié)構(gòu)，分為(選擇型)DＭＡ控制器和（多路型)ＤMA控制器。前者合用于高速設(shè)備，后者合用于慢速設(shè)備。

1０

6４位解決機(jī)的兩種典型體系結(jié)構(gòu)是(英特爾64體系結(jié)構(gòu)

）和(安騰體系結(jié)構(gòu)

)。前者保持了與ＩA-32的完全兼容，后者則是一種全新的體系結(jié)構(gòu)。三、簡答題（每小題8分，共16分)

1

ＣPＵ中有哪幾類重要寄存器,用一句話回答其功能。1數(shù)據(jù)緩沖寄存器暫時(shí)存放ALU的運(yùn)算結(jié)果2指令寄存器保存當(dāng)前正在執(zhí)行的一條指令3程序計(jì)數(shù)器保證程序連續(xù)的執(zhí)行4數(shù)據(jù)地址寄存器保存當(dāng)前CＰU所訪問的數(shù)據(jù)ｃache存儲(chǔ)器中的單元地址5通用寄存器為ＡＬU提供一個(gè)工作區(qū)6狀態(tài)寄存器保存有算術(shù)指令和邏輯指令運(yùn)算或測(cè)試的結(jié)果建立的各種條件代碼

2

指令和數(shù)據(jù)都用二進(jìn)制代碼存放在內(nèi)存中，從時(shí)空觀角度回答CPU如何區(qū)分讀出的代碼是指令還是數(shù)據(jù)。數(shù)據(jù),內(nèi)存中存在的都是數(shù)據(jù)沒有指令，內(nèi)存自身就是為了緩解解決器的高速和硬盤的低速之間的緩沖,因此全是數(shù)據(jù),指令是存在緩存中的,此外指令還存在于專門的寄存器中,因此是不會(huì)存在在內(nèi)存里的。四、計(jì)算題(1０分）

設(shè)x=-15,y=+1３,數(shù)據(jù)用補(bǔ)碼表達(dá),用帶求補(bǔ)器的陣列乘法器求出乘積x×y,并用十進(jìn)制數(shù)乘法進(jìn)行驗(yàn)證。五、證明題(12分）用定量分析方法證明多模塊交叉存儲(chǔ)器帶寬敞于順序存儲(chǔ)器帶寬。１)存儲(chǔ)器模塊字長等于數(shù)據(jù)總線寬度;?（2)模塊存取一個(gè)字的存儲(chǔ)周期等于Ｔ；?（3)總線傳送周期為τ；

(４)交叉存儲(chǔ)器的交叉模塊數(shù)為ｍ．。

交叉存儲(chǔ)器為了實(shí)現(xiàn)流水線方式存儲(chǔ)，即每通過τ時(shí)間延遲后啟動(dòng)下一?？欤瑧?yīng)滿足?T＝mτ,(1）

交叉存儲(chǔ)器規(guī)定其?？鞌?shù)≥m，以保證啟動(dòng)某?？旌笸ㄟ^mτ時(shí)間后再次啟動(dòng)該?？鞎r(shí),它的上次存取操作已經(jīng)完畢。這樣連續(xù)讀取m個(gè)字所需要時(shí)間為

ｔ1=Ｔ+(ｍ–1)τ=mτ+mτ–τ=（２ｍ–1)τ(２