數(shù)字邏輯第6章寄存器與移位課件

6.2寄存器在數(shù)字系統(tǒng)中經(jīng)常使用寄存器存放二進(jìn)制代碼，如地址寄存器、指令寄存器、數(shù)據(jù)寄存器、控制寄存器、狀態(tài)寄存器、……，寄存器是由一組觸發(fā)器構(gòu)成的，信息是在統(tǒng)一的時(shí)鐘脈沖作用下存入寄存器。1）簡(jiǎn)單寄存器通用四位并行寄存器74LS175>CLKCLR

1D2D3D4D1Q1Q2Q2Q3Q3Q4Q4Q74LS175邏輯符號(hào)互補(bǔ)輸出端數(shù)據(jù)輸入端，在CP上升沿寫入寄存器。CP/CLR異步清零其邏輯圖見教材P212。2）有控制功能的寄存器/RESET有效時(shí)，通過異步清零端將寄存器置為：0000在CP上升沿，數(shù)據(jù)輸入端（ABCD）的信息寫入寄存器只有在控制信號(hào)M=1時(shí)，才送到輸出端（QAQBQCQD）使能輸入8位并行寄存器74LS377邏輯符號(hào)>CLKEN

1D2D3D4D5D6D7D8D1Q2Q3Q4Q5Q6Q7Q8Q74LS377CP/G/G=0時(shí)，在CP上升沿，8位數(shù)據(jù)才寫入寄存器。11&&≥1D>CLKQ11D/GCP1位等效邏輯圖/G=1時(shí)，保持二選一寄存器的VerilogHDL描述modulemyreg_8(data,clk,reset,oe,q);inputclk,reset,oe;input[7:0]data;output[7:0]q;reg[7:0]temp;//目的?assignq=(oe==1)?temp:8’h00;//功能?always@(posedgeclkornegedgereset)beginif(!reset)temp<=8’h00;//同步清零?elsetemp<=data;endendmodule如何添加輸入使能？移位寄存器是一種既能存儲(chǔ)數(shù)據(jù)，又能對(duì)所存數(shù)據(jù)在時(shí)鐘節(jié)拍作用下按位向高位（或低位）順移的寄存器。按邏輯功能劃分：串行輸入——串行輸出；串行輸入——并行輸出；并行輸入——串行輸出；并行輸入——并行輸出。按移位方式劃分：?jiǎn)蜗蛞莆弧㈦p向移位、循環(huán)移位、扭環(huán)移位利用移位操作，可實(shí)現(xiàn)簡(jiǎn)單的乘除法。例如：將原寄存器中的數(shù)據(jù)向高位移一位，相當(dāng)于乘以2；向低位移一位，相當(dāng)于除以2。在數(shù)字通信系統(tǒng)中，移位寄存器廣泛用于并行數(shù)據(jù)和串行數(shù)據(jù)之間的轉(zhuǎn)換。6.3移位寄存器串入—串出的VerilogHDL模型moduleshifter_R(SERIN,CP,SEROUT);inputSERIN,

CP;outputSEROUT;reg[3:0]Q;always@(posedgeCP)beginQ[3]<=SERIN;Q[2]<=Q[3];Q[1]<=Q[2];Q[0]<=Q[1];endassignSEROUT=Q[0];//？endmodule可否？Q[3]=SERIN;Q[2]=Q[3];Q[1]=Q[2];Q[0]=Q[1];體會(huì)阻塞與非阻塞區(qū)別結(jié)論：時(shí)序描述，用非阻塞。2）串入——并出結(jié)構(gòu)移位寄存器SERIN&&&&RDQAQBQCQD串入—并出的VerilogHDL模型moduleshifter_R(SERIN,

CP,

RD,OUT);inputSERIN,

CP,RD;output[3:0]OUT;reg[3:0]Q;always@(posedgeCP)beginQ[3]<=SERIN;Q[2]<=Q[3];Q[1]<=Q[2];Q[0]<=Q[1];endassignOUT=(RD==1)?Q:0;//？endmodulemoduleshifter_R(SIN,CP,LD,Data,SEROUT);inputSIN,

CP,LD;input[3:0]Data;outputSEROUT;reg[3:0]Q;always@(posedgeCP)if(LD==1)Q<=Data;//并入elsebeginQ[3]<=SIN;Q[2]<=Q[3];Q[1]<=Q[2];Q[0]<=Q[1];endassignSEROUT=Q[0];//串出endmodule并入—串出的VerilogHDL模型如何設(shè)計(jì)滿足下列功能要求的移位寄存器？1）低有效異步清零2）保持3）右移一位4）左移一位5）并行置數(shù)

≥1&&&&1S1S0B1CLRCLKQARINQBAQCQBLINCR_OUTL_OUT四選一74LS194功能表/CLRS1S0CPQAQBQCQD功能01111ΧΧ00011011Χ↑↑↑↑0000QAQBQCQDRINQAQBQCQBQCQDLINABCD清零保持右移左移并行置數(shù)74LS194的VerilogHDL模型modulemy_194(clr,clk,data,Rin,Lin,sel,Qout);inputclr,clk,Rin,Lin;input[1:0]sel;input[3:0]data;output[3:0]Qout;reg[3:0]Qout;always@(posedgeclkornegedgeclr)if(!clr)Qout<=4’b0000;elsecase(sel)2’b00:Qout<=Qout;2’b01:beginQout<=Qout>>1;Qout[3]<=Rin;end2’b10:beginQout<=Qout<<1;Qout[0]<=Lin;end2’b11:Qout<=data;endcaseendmodule仿真驗(yàn)證？同樣功能，8位？功能：一個(gè)有“轉(zhuǎn)換完畢”信號(hào)的7位串—并轉(zhuǎn)換器。這是將7位并行輸入數(shù)據(jù)轉(zhuǎn)換為串行輸出數(shù)據(jù)的電路。請(qǐng)同學(xué)自行分析?！稗D(zhuǎn)換完畢”信號(hào)啟動(dòng)時(shí)為06.4移位寄存器型計(jì)數(shù)器如果將移位寄存器的輸出以某種方式反饋到串行輸入端，則可得到連接簡(jiǎn)單、編碼別具特色、用途廣泛的移位寄存器型計(jì)數(shù)器。6.4.1環(huán)形計(jì)數(shù)器反饋電路為：Dn-1=Q0

構(gòu)成自循環(huán)的移位寄存器。現(xiàn)以n=4為例。

不能自啟動(dòng)，有無效循環(huán)和陷阱。

01000001001001011010

011010010011

11101011011100001111分析，畫出狀態(tài)圖為了便于修改設(shè)計(jì)，先作出基本反饋下的狀態(tài)矩陣：若將D3端接0時(shí)，有如下狀態(tài)表。狀態(tài)表改進(jìn)后經(jīng)激勵(lì)矩陣得到的激勵(lì)方程：檢查無效循環(huán)：根據(jù)新的反饋方式：畫電路圖。Q3Q2Q1Q0下面我們畫出該電路輸出端的時(shí)序波形，分析其特點(diǎn)。例1：采用74LS194實(shí)現(xiàn)循環(huán)一個(gè)“1”的環(huán)形計(jì)數(shù)器。解：根據(jù)功能表，設(shè)置成右移工作方式，將反饋邏輯引到RIN輸入端。當(dāng)啟動(dòng)清零后，循環(huán)一個(gè)“1”。QAQBQCQD00001000010000100001例2：分析圖示電路的邏輯功能。解：從啟動(dòng)清零開始，根據(jù)反饋條件和74LS194功能表，畫出狀態(tài)轉(zhuǎn)移圖，進(jìn)行分析。QAQBQCQDS1S0000001111011110111101101010111置數(shù)置數(shù)右移右移右移/CLR清零CPCPCPCPCP功能：四位右循環(huán)一個(gè)“0”；循環(huán)一個(gè)“0”環(huán)形計(jì)數(shù)器；模4環(huán)形計(jì)數(shù)器。問題：若某時(shí)刻進(jìn)入1111？例3：四位右循環(huán)一個(gè)“0”的VerilogHDL描述。moduleR_shift_0(clr,clk,Q);inputclr,clk;output[3:0]Q;reg[3:0]Q;always@(posedgeclkornegedgeclr)if(!clr)Q<=4’b0111;elsecase(Q)4’b0111:Q<=4’b1011;4’b1011:Q<=4’b1101;4’b1101:Q<=4’b1110;4’b1110:Q<=4’b0111;default:Q<=4’b0111;endcaseendmodule思考：下列命題的VerilogHDL描述1）8位右循環(huán)一個(gè)“0”2）8位右循環(huán)一個(gè)“1”3）8位左循環(huán)一個(gè)“0”4）8位左循環(huán)一個(gè)“1”6.4.2扭環(huán)形計(jì)數(shù)器（Johnson計(jì)數(shù)器）反饋電路為：Dn-1=Q0

構(gòu)成自循環(huán)的移位寄存器?，F(xiàn)以n=4為例。

不能自啟動(dòng)，有無效循環(huán)。0000100011001110000100110111111101001010110101101001001001011011依題意有如下狀態(tài)表。無效循環(huán)：可以有多處改進(jìn)而打破無效循環(huán)?？梢詫?010和0110的次態(tài)從1001和1011改變?yōu)?001和0011。經(jīng)激勵(lì)矩陣得到激勵(lì)方程：還可以將1101和1001的次態(tài)從0110和0100改變?yōu)?110和1100。經(jīng)激勵(lì)矩陣得到激勵(lì)方程：畫出電路圖：四位扭環(huán)形右移計(jì)數(shù)器波形圖特點(diǎn)：1.相鄰兩組狀態(tài)只有一位變化，符合可靠性編碼原則。2.常用于步進(jìn)電機(jī)控制，也稱步進(jìn)碼計(jì)數(shù)器。3.便于構(gòu)成無競(jìng)爭(zhēng)現(xiàn)象問題的順序脈沖發(fā)生器。4.只使用n個(gè)觸發(fā)器的2n種狀態(tài)，有2n-2n個(gè)無效狀態(tài)。例1：分析采用74LS194構(gòu)成扭環(huán)形計(jì)數(shù)器。解：74LS194置成右移工作方式，QD反相接入RIN，當(dāng)啟動(dòng)清零后，即進(jìn)入有效循環(huán)。啟動(dòng)清零00001000110011100001001101111111問題：電路進(jìn)入0100，會(huì)如何?解決：應(yīng)滿足觀察：1.上述電路也稱模8步進(jìn)碼計(jì)數(shù)器。2.若QC反相接入RIN，可獲得模6步進(jìn)碼計(jì)數(shù)器。3.若QB反相接入RIN，可獲得模4步進(jìn)碼計(jì)數(shù)器。啟動(dòng)清零例2：4位左移扭環(huán)形計(jì)數(shù)器的VerilogHDL描述關(guān)鍵是獲得正確的狀態(tài)圖！00000001001101111111111011001000其余狀態(tài)moduleL_shift_0(clr,clk,Q);inputclr,clk;output[3:0]Q;reg[3:0]Q;always@(posedgeclkornegedgeclr)if(!clr)Q<=4’b0000;elsecase(Q)4’b0000:Q<=4’b0001;4’b0001:Q<=4’b0011;……4’b1000:Q<=4’b0000;default:Q<=4’b0000;endcaseendmodule4位左移扭環(huán)形計(jì)數(shù)器的VerilogH