集成電路原理川大ch5-2課件

MOS集成電路的寄生效應CMOS電路中的鎖定效應MOS集成電路的工藝設計MOS集成電路的版圖設計規(guī)則MOS集成電路的版圖設計舉例版圖設計過程布圖設計的輸入是電路的元件說明和網(wǎng)表，其輸出是設計好的版圖。通常情況下，整個布圖設計可分為劃分(Partition)；布圖規(guī)劃(Floor-planning)；布局(Placement)；布線((Routing)和壓縮(Compaction)。一、劃分

由于一個芯片包含上千萬個晶體管，加之受計算機存儲空間和計算能力的限制，通常我們把整個電路劃分成若干個模塊，將處理問題的規(guī)模縮小。劃分時要考慮的因素包括模塊的大小、模塊的數(shù)目和模塊之間的連線數(shù)等。二、布圖規(guī)劃和布局

布圖規(guī)劃是根據(jù)模塊包含的器件數(shù)估計其面積，再根據(jù)該模塊和其它模塊的連接關系以及上一層模塊或芯片的形狀估計該模塊的形狀和相對位置。布局的任務是要確定模塊在芯片上的精確位置，其目標是在保證布通的前提下使芯片面積盡可能小。三、布線

布線階段的首要目標是百分之百地完成模塊間的互連，其次是在完成布線的前提下進一步優(yōu)化布線結果，如提高電性能、減小通孔數(shù)等。版圖設計規(guī)則設計規(guī)則是集成電路設計與制造的橋梁。如何向電路設計及版圖設計工程師精確說明工藝線的加工能力，就是設計規(guī)則描述的內容。這些規(guī)定是以掩膜版各層幾何圖形的寬度、間距及重疊量等最小容許值的形式出現(xiàn)的。設計規(guī)則本身并不代表光刻、化學腐蝕、對準容差的極限尺寸，它所代表的是容差的要求。三種尺寸限制：各層圖形的最小尺寸（最小寬度）同一層次圖形之間的最小間距不同層次圖形之間的對準容差（套刻間距）設計規(guī)則的描述自由格式：目前一般的MOSIC研制和生產中，基本上采用這類規(guī)則。其中每個被規(guī)定的尺寸之間沒有必然的比例關系。顯然，在這種方法所規(guī)定的規(guī)則中，對于一個設計級別，就要有一整套數(shù)字，因而顯得煩瑣。但由于各尺寸可相對獨立地選擇，所以可把尺寸定得合理。規(guī)整格式：其基本思想是由Mead提出的。在這類規(guī)則中，把絕大多數(shù)尺寸規(guī)定為某一特征尺寸“”的某個倍數(shù)。1、寬度及間距diff：兩個擴散區(qū)之間的間距不僅取決于工藝上幾何圖形的分辨率，還取決于所形成的器件的物理參數(shù)。如果兩個擴散區(qū)靠得太近，在工作時可能會連通，產生不希望出現(xiàn)的電流。Poly-si：取決于工藝上幾何圖形的分辨率。Al：鋁生長在最不平坦的二氧化硅上，因此，鋁的寬度和間距都要大些，以免短路或斷鋁。

diff-poly：無關多晶硅與擴散區(qū)不能相互重疊，否則將產生寄生電容或寄生晶體管。3、晶體管規(guī)則：多晶硅與擴散區(qū)最小間距：柵出頭：2，否則會出現(xiàn)S、D短路的現(xiàn)象。擴散區(qū)出頭：2，以保證S或D有一定的面積4、P阱規(guī)則：A1=4：最小P阱寬度A2=2/6：P阱間距，當兩個P阱同電位時，A2=2當兩個P阱異電位時，A2=6A3=3：P阱邊沿與內部薄氧化區(qū)（有源區(qū)）的間距A4=5：P阱邊沿與外部薄氧化區(qū)（有源區(qū)）的間距A5=8：P管薄氧化區(qū)與N管薄氧化區(qū)的間距多晶硅最小線寬3保證器件特性、和多晶硅電導最小間距3防止多晶硅聯(lián)條硅柵在有源區(qū)外的最小露頭4保證形成完整的MOSFET硅柵與有源區(qū)最小內間距4保證電流在硅柵內的均勻流動多晶硅與有源區(qū)最小外間距2保證溝道區(qū)尺寸，防短路注入對有源區(qū)最小覆蓋3保證源漏區(qū)能完整地注入對外部有源區(qū)最小間距6防止p+區(qū)、n+區(qū)互相影響注入?yún)^(qū)最小寬度6保證足夠的接觸區(qū)注入?yún)^(qū)最小間距3防止互相影響引線孔引線孔最小面積33保證孔的形成和良好接觸孔間最小間距3保證良好接觸孔距硅柵的最小間距3防止源漏與柵短路有源區(qū)/多晶硅對孔的最小覆蓋2防止漏電和短路多晶硅接觸孔與有源區(qū)的最小間距3防止漏電和短路

金屬金屬引線的最小線寬3保證金屬線的形成和良好導電引線最小間距（線寬<10m）（線寬10m）36防止金屬聯(lián)條對引線孔的最小覆蓋2