納米CMOS電路在單粒子效應下可靠性分析

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評價、單粒子對電路的影響等多方面來對納米CMOS電路在SEE下的穩(wěn)當性的研究舉行闡述，提出了在研究中所面臨的問題。

1對單粒子效應對電路產生的影響舉行分析研究

軟錯誤率（softerrorrate，SER）是指SEE對電路所產生的一系列的影響，其中軟錯誤率數(shù)值越低，那么單粒子效應對集成電路的影響就越小，呈正比關系；反之，軟錯誤率數(shù)值越高，那么單粒子效應對集成電路的影響越嚴重。因此，SER數(shù)值的大小就成為了衡量SEE對集成電路影響程度的一種關鍵性方式。SER是元器件尺寸和臨界電荷的函數(shù)，并且SER數(shù)值不會根據(jù)電子元器件尺寸的大小而發(fā)生變更。其次，單個高能粒子的存在，使得存儲器的數(shù)據(jù)變更，并且會對微納電子電路產生致命的傷害，所以需要建立出計算SER數(shù)值的模型，即建立一個軟錯誤率數(shù)值評估模型。

電路的軟錯誤率數(shù)值和臨界電荷值之間的關系分外的緊密，兩者呈反比的關系，即臨界電荷數(shù)值越大，那么電路的軟錯誤率數(shù)字越小。因此說，需要對臨界電荷舉行充分的研究和了解。電子元器件尺寸的不斷減小、結電容和工作電壓也在不斷地下降，從而導致SEU臨界電荷值降低，對軟錯誤率的敏感性鞏固。SEU臨界電荷數(shù)值的變化與電路的外形、工藝技術有著確定程度的聯(lián)系。（如圖1所示）譬如，在對90nm工藝的SRAM發(fā)生SEU所需的臨界電荷舉行分析研究時察覺，不同的電流模型所產生的結果存在較大的差異性。由此可知，軟錯誤率的誤差已經上升到兩個數(shù)量級。

在建立SEE模型時，借助多種方式和多種手段來舉行，通過研究察覺，隨著電子元器件的尺寸在不斷的發(fā)生變化，使得電容和電壓不斷的降低，納米CMOS電路對單粒子效應（SEE）的敏感性更高，并且由于單粒子的串擾和多結點翻轉現(xiàn)象明顯增加，使得工作的穩(wěn)當性受到確定的影響?？茖W技術的不斷進展，工藝技術也在逐步提高，元器件的尺寸向納米尺度舉行提升時，單粒子瞬態(tài)杜數(shù)字電路的影響逐步的顯現(xiàn)出來。納米工藝電路中電離輻射的不穩(wěn)定性、耦合效應等多方面的因素都會數(shù)字電路的單粒子瞬態(tài)產生影響。

2穩(wěn)當性評估及加固設計的研究

隨著社會的不斷進展，科學技術也在快速的進展中，IC的集成度也在不斷的提高，使得IC的微納電子元器件的數(shù)量呈指數(shù)增加，使得集成電路在單粒子效應下的穩(wěn)當性逐步降低。半導體元器件的穩(wěn)當性與時間概念、失效概念、概率統(tǒng)計等多方面有著緊密的聯(lián)系。2022年將二進制判決圖和代數(shù)判決圖兩種方式運用在對集成電路穩(wěn)當性的研究中，由此來對規(guī)律電路中軟錯誤的敏感度舉行評估，從多方面來對集成電路的穩(wěn)當性舉行綜合性的分析。與此同時，也對高k柵電介質等在單粒子效應下的穩(wěn)當性舉行了系統(tǒng)性的分析和研究。

研究者不僅僅借助現(xiàn)有的方式對集成電路的穩(wěn)當性舉行系統(tǒng)性的研究外，還對集成電路穩(wěn)當性的評估舉行分析。2022年，將分外數(shù)故障率的模型作為根基研究條件，并且提出了一種較為科學合理的評估方法，并且在2022年以信號概率為根基條件，提出了對納米CMOS電路的穩(wěn)當性研究分析方法，研究認為：電子元器件的尺寸逐步的向納米尺寸舉行提升，使信號概率成位多個故障同時發(fā)生的函數(shù)。以概率轉移矩理論等多種理論為根基條件，建立SEU和單粒子串擾多方面影響下，納米CMOS電路穩(wěn)當性的研究模型，對信號概率模型等舉行定義，從而形成對應的函數(shù)。由于函授的建立受到多方面因素的影響，在此根基上建立了納米CMOS電路穩(wěn)當性的綜合評估模型。

使用抗輻射加固技術對現(xiàn)有系統(tǒng)在輻射環(huán)境下穩(wěn)當性舉行研究，并且提高其穩(wěn)當性。目前，國內主要的抗輻射加固技術有：工藝技術加固、設計加固等。其中最為主要的技術是設計加固和系統(tǒng)加固。工藝技術加固是從工藝的角度上來對電子元器件的抗輻射才能舉行提高。設計加固是將標準的CMOS工藝作為前提條件，采用多元化的設計方式來實現(xiàn)的加固技術。但是采用這種方法不能舉行通用，需要根據(jù)集成電路的概括布局和用途來舉行專業(yè)化的設計。系統(tǒng)加固借助軟件或硬件系統(tǒng)，對其舉行加固的。此外，加固技術還包含其他的提升方面：時間冗余、C單元冗余等方法。

此外，國內外優(yōu)秀的專家研究者對SET的加固設計也舉行關注。2022年，深亞微米集成電路的穩(wěn)當性加固設計中，主要對故障容錯性和功率消耗兩方面的因素舉行考慮。2022年，逐步的將電源電壓和器件尺寸優(yōu)化技術舉行廣泛的使用，提出了關于70nm集成電路穩(wěn)當性和功耗折衷的加固方式。對70--180nm的集成電路來講，借助規(guī)律門的多元化規(guī)律形式對概率舉行遮掩，并且對遮掩概率數(shù)字最小的規(guī)律門舉行技術加固，不僅使得集成電路的穩(wěn)當性大大鞏固，并且還能將使面積、功耗和延時舉行最小化處理。2022年，以關聯(lián)功能性冗余互連線的選擇性為根基，借助集成電路的規(guī)律性功能，提出了可以最大限度的裁減軟錯誤的設計方法，使得SET能夠有效的降低，從而達成設計要求的輸出的概率，有效的提高系統(tǒng)的穩(wěn)當性。2022年，以物理機制作為前提條件，采用抗輻射設計技術對90nm的CMOS電路舉行技術加固，使得SET的脈沖寬度能夠有效的裁減，最大限度的發(fā)揮抗輻射性能。ESmith依托兩模冗余技術對時序電路中SET的發(fā)生舉行系統(tǒng)的分析和檢測，當發(fā)生SET時，系統(tǒng)會發(fā)出指令，對電路舉行“凍結”，隨著時間的不斷推移，SET逐步消散，系統(tǒng)發(fā)出指令，對電路舉行“解凍”，由此來實現(xiàn)時序電路的抗SEU和SET加固。

3結語

隨著電子元器件的尺寸在不斷的發(fā)生變化，使得電容