數(shù)字電路 觸發(fā)器

數(shù)字電路觸發(fā)器第一頁，共三十六頁，2022年，8月28日重點(diǎn)內(nèi)容1.掌握各種觸發(fā)器的邏輯功能及其功能描述方法2.熟悉觸發(fā)器具有的動(dòng)作特點(diǎn)

－－主從RS觸發(fā)器、JK觸發(fā)器和D觸發(fā)器第二頁，共三十六頁，2022年，8月28日§5-1概述數(shù)字電路:分組合邏輯電路和時(shí)序邏輯電路兩大類基本單元：組合邏輯電路的基本單元是基本邏輯門；時(shí)序邏輯電路的基本單元是？第三頁，共三十六頁，2022年，8月28日定義：在任意時(shí)刻的輸出不僅與該時(shí)刻的輸入有關(guān)，而且還與電路原來的狀態(tài)有關(guān)的電路。

電路特點(diǎn)：含有記憶功能的單元電路；輸出、輸入之間有反饋延遲通路。2.時(shí)序邏輯電路A1AnYnY1時(shí)序邏輯電路的基本單元是觸發(fā)器。第四頁，共三十六頁，2022年，8月28日一.觸發(fā)器的必備特點(diǎn)1.具有兩個(gè)能自行保持的穩(wěn)態(tài)(1態(tài)或0態(tài))；2.外加觸發(fā)信號(hào)時(shí)，根據(jù)不同的輸入信號(hào)可以置成1或0狀態(tài)。從觸發(fā)方式不同分從邏輯功能不同分1).RS觸發(fā)器1).電平觸發(fā)二.觸發(fā)器的分類2).脈沖觸發(fā)3).邊沿觸發(fā)器2).JK觸發(fā)器4).D觸發(fā)器3).T觸發(fā)器第五頁，共三十六頁，2022年，8月28日§5-2SR鎖存器（基本RS觸發(fā)器）一.電路結(jié)構(gòu)與工作原理

Q

端、Q

端為兩個(gè)互補(bǔ)的輸出端；1.電路結(jié)構(gòu)（以與非門構(gòu)成為例）&&QQSDRDQ=1、Q=0，定義為1狀態(tài)；SD

端是置1端（置位端），RD

端是清0端（復(fù)位端）,

RD、SD端是觸發(fā)信號(hào)引入端。Q=0、Q=1，定義為0狀態(tài)；SRQSDQRD第六頁，共三十六頁，2022年，8月28日00不允許&&QQSDRD3、特性表SdRd不允許1*Q*說明00112、工作原理（0觸發(fā)有效）SD=0、RD=0時(shí)：Q=Q=1，不符合觸發(fā)器的邏輯關(guān)系。－－這就是基本RS觸發(fā)器的約束條件：此時(shí)將不能確定觸發(fā)器是處于1狀態(tài)還是0狀態(tài)。不允許SD=RD=0.第七頁，共三十六頁，2022年，8月28日011置1&&QQSDRD03、特性表SdRd01不允許1*1置1Q*說明00SD=0、RD=1時(shí)：由于SD=0，不論原來Q為0還是1，都有Q=1；再由RD=1、Q=1可得Q＝0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成1狀態(tài)，這種情況稱將觸發(fā)器置1或置位。SD端稱為觸發(fā)器的置1端或置位端。第八頁，共三十六頁，2022年，8月28日001清0&&QQSDRD13、特性表SdRd01不允許1*1置1

清00Q*說明0010SD=1、RD=0時(shí)：由于RD=0，不論原來Q為0還是1，都有Q=1；再由SD=1、Q=1可得Q＝0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成0狀態(tài)，這種情況稱將觸發(fā)器置0或復(fù)位。RD端稱為觸發(fā)器的置0端或復(fù)位端。第九頁，共三十六頁，2022年，8月28日11保持&&QQSDRD原態(tài)01&&QQSDRD110原態(tài)1保持01103、特性表SdRd01不允許1*1置1

清00Q保持Q*說明001011SD=1、RD=1時(shí)：觸發(fā)器保持原有狀態(tài)不變。第十頁，共三十六頁，2022年，8月28日特性表（功能表）初態(tài)：觸發(fā)器接收輸入信號(hào)之前的狀態(tài)，也就是觸發(fā)器原來的穩(wěn)定狀態(tài)。次態(tài)：觸發(fā)器接收輸入信號(hào)之后所處的新的穩(wěn)定狀態(tài)。第十一頁，共三十六頁，2022年，8月28日RDSDQQ置1置0置1置1置1保持不允許不確定輸出電壓波形舉例第十二頁，共三十六頁，2022年，8月28日4.邏輯符號(hào)SD(SD)端叫做直接置位端；因此：二.動(dòng)作特點(diǎn)

由于觸發(fā)信號(hào)直接加在輸出門的輸入端，所以在輸入信號(hào)的全部時(shí)間里，都能直接改變輸出端

Q

和

Q

的狀態(tài)。RD(RD)端叫做直接復(fù)位端。用D作腳標(biāo)SRQSDRDQ與非門構(gòu)成：或非門組成：SRQSDRDQ1觸發(fā)有效，SD端是置1端，RD端是清0端，0觸發(fā)有效，SD端是置1端，RD端是清0端，第十三頁，共三十六頁，2022年，8月28日5-3電平觸發(fā)的觸發(fā)器（同步RS觸發(fā)器）G1、G2門構(gòu)成基本RS

觸發(fā)器，或時(shí)鐘脈沖，簡稱時(shí)鐘，用

CLK表示時(shí)間控制信號(hào)也稱同步信號(hào)，或時(shí)鐘信號(hào)，&&QQSDRD&&CLKRSG1G2G3G41.同步RS觸發(fā)器的電路結(jié)構(gòu)一、電路結(jié)構(gòu)與工作原理在數(shù)字系統(tǒng)中，如果要求某些觸發(fā)器在同一時(shí)刻動(dòng)作，就必須給這些觸發(fā)器引入時(shí)間控制信號(hào)。G3、G4門構(gòu)成輸入控制電路。第十四頁，共三十六頁，2022年，8月28日2.工作原理（1觸發(fā)有效）

CLK=0時(shí)，G3、G4門封鎖，觸發(fā)信號(hào)不起作用。

CLK=1，在S

端觸發(fā)時(shí)， Q=1

CLK=1，在

R

端觸發(fā)時(shí)， Q=011111111000000CLK=1時(shí)，G3、G4門打開，觸發(fā)信號(hào)可加到基本觸發(fā)器上。&&QQ&&CLKRSG1G2G3G4&&QQ&&CLKRSG1G2G3G4SDSDRDRD第十五頁，共三十六頁，2022年，8月28日3.特性表(1觸發(fā)有效)CLKRSQ*01110001101110QQXX1*15.邏輯符號(hào)不允許置1

清0保持說明保持4.注意1)圖示同步RS觸發(fā)器為1觸發(fā)有效；2)表中*表示:若R、S

端同時(shí)觸發(fā)，則當(dāng)

R、S

端的觸發(fā)信號(hào)同時(shí)消失時(shí)，電路的次態(tài)不定；3)輸入端的約束條件為

RS=0。1S1RQSRQC1CLK第十六頁，共三十六頁，2022年，8月28日動(dòng)作特點(diǎn)：在CLK=1的全部時(shí)間里，R、S端信號(hào)的變化都將引起觸發(fā)器輸出狀態(tài)的變化。12SRQCLK二.動(dòng)作特點(diǎn)缺點(diǎn)：抗干擾能力差。異步置位端異步復(fù)位端R1S1RQSQC1CLKRDSD觸發(fā)器在CLK控制下正常工作時(shí)應(yīng)使SD、RD

處于高電平。干擾信號(hào)跳變第十七頁，共三十六頁，2022年，8月28日三、輸出電壓波形舉例不變不變不變不變不變不變置1置0置1置0不變第十八頁，共三十六頁，2022年，8月28日例1：已知由與非門構(gòu)成的電平觸發(fā)的SR觸發(fā)器的時(shí)鐘信號(hào)和輸入信號(hào)如圖所示，試畫出Q和Q端的波形，設(shè)觸發(fā)器的初態(tài)為Q=0。

CLKtt

R0t

S0t

Q0t

Q0第十九頁，共三十六頁，2022年，8月28日邏輯符號(hào)1DQDQC1CLKD觸發(fā)器

特性表CLKDQQ*0x000x111000101011011111第二十頁，共三十六頁，2022年，8月28日1.電路結(jié)構(gòu)主觸發(fā)器、從觸發(fā)器均為電平觸發(fā)的SR觸發(fā)器，

5-4

脈沖觸發(fā)的觸發(fā)器一.主從SR觸發(fā)器

但，它們的CLK信號(hào)相位相反。&&&&&&&&1G1G2G3G4G5G6G7G8CLKSR從觸發(fā)器主觸發(fā)器QmQmQQG5-G8門組成主觸發(fā)器；G1-G4門組成從觸發(fā)器。第二十一頁，共三十六頁，2022年，8月28日3.特性表CLKRSQ*X00011011XXQ10CLK

G7、G8

G3、G4

工作情況CLK=1時(shí)CLK=0時(shí)打開封鎖封鎖打開主觸發(fā)器工作從觸發(fā)器保持從觸發(fā)器工作主觸發(fā)器保持2、工作原理4.幾點(diǎn)說明1)圖示主從RS觸發(fā)器1觸發(fā)有效；2)表中*表示：若R、S端同時(shí)觸發(fā)，則在CLK回到0后,輸出狀態(tài)不定；3)輸入端的約束條件為RS=0。1*QQm的狀態(tài)根據(jù)R、S端的觸發(fā)情況改變Q

=Qm注意：在CLK的一個(gè)變化周期中，觸發(fā)器輸出狀態(tài)只改變一次。第二十二頁，共三十六頁，2022年，8月28日5.邏輯符號(hào)輸入端仍存在約束條件RS=0。在

CP=1期間，主觸發(fā)器隨R、S端狀態(tài)的改變而多次改變，但在CLK下降沿到來時(shí)，從觸發(fā)器最多只能改變一次。

6.動(dòng)作特點(diǎn)1S1RC1SRCLKQQ存在問題：動(dòng)作特點(diǎn)：第二十三頁，共三十六頁，2022年，8月28日例已知主從SR觸發(fā)器的時(shí)鐘信號(hào)和輸入信號(hào)如圖所示，試畫出Q端的波形，設(shè)觸發(fā)器的初態(tài)為Q=0。t

CLK0123456tS0tR0tQ0第二十四頁，共三十六頁，2022年，8月28日2.特性表二.主從JK觸發(fā)器1.電路結(jié)構(gòu)QCLKJKX00011011XX10特性歸納J=K=0時(shí),Q*=QJ≠K時(shí)，Q*=JJ=K=1時(shí)，Q*=QJKQQQ*從觸發(fā)器主觸發(fā)器&&&&&&&&1G1G2G3G4G1G2G3G4CLKQmQmQQ第二十五頁，共三十六頁，2022年，8月28日4.邏輯符號(hào)&&C11J1KQQSDRDJ1J2CLKK1K2C11J1KQQSDRDJCLKKC11J1KQQJCLKK注意：圖示主從JK觸發(fā)器應(yīng)該對應(yīng)CLK下降沿確定Q端次態(tài)。第二十六頁，共三十六頁，2022年，8月28日例已知主從JK觸發(fā)器的時(shí)鐘信號(hào)和輸入信號(hào)如圖所示，試畫出Q端的波形，設(shè)觸發(fā)器的初態(tài)為Q=0。CLK第二十七頁，共三十六頁，2022年，8月28日CLK第二十八頁，共三十六頁，2022年，8月28日5.5

邊沿觸發(fā)的觸發(fā)器

為了提高觸發(fā)器的抗干擾能力，希望觸發(fā)器的次態(tài)僅僅取決于CLK作用沿到達(dá)時(shí)刻，輸入信號(hào)的狀態(tài)。這樣的觸發(fā)器稱為邊沿觸發(fā)器。本節(jié)重點(diǎn)介紹用兩個(gè)電平觸發(fā)的D觸發(fā)器構(gòu)成的邊沿D

觸發(fā)器。第二十九頁，共三十六頁，2022年，8月28日特性表邏輯符號(hào)無跳變XQ0011二.動(dòng)作特點(diǎn)

觸發(fā)器保存下來的狀態(tài)是CLK作用沿到達(dá)時(shí)刻的輸入狀態(tài)。設(shè)初態(tài)Q=0特別注意：當(dāng)D端信號(hào)和CLK作用沿同時(shí)跳變時(shí)，觸發(fā)器存入的是D跳變前的狀態(tài)。00例如：說明保持存數(shù)C11DQQDCLKtCLKtDtQCLKDQ*第三十頁，共三十六頁，2022年，8月28日例：已知邊沿D觸發(fā)器(上升沿觸發(fā)）的時(shí)鐘信號(hào)和輸入信號(hào)如圖所示，試畫出Q端的波形，設(shè)觸發(fā)器的初態(tài)為Q=0。CLK第三十一頁，共三十六頁，2022年，8月28日§5.6觸發(fā)器的邏輯功能及其描述方法本節(jié)只討論有時(shí)鐘控制的觸發(fā)器。1.

特性表一.SR觸發(fā)器凡在時(shí)鐘控制下，邏輯功能符合此特性表的觸發(fā)器就叫做SR

觸發(fā)器。RS001010011100101110111000不定111不定D觸發(fā)器等。T觸發(fā)器、JK觸發(fā)器、SR觸發(fā)器、有時(shí)鐘控制的觸發(fā)器，從功能不同分:Q*Q000第三十二頁，共三十六頁，2022年，8月28日2.特性方程3.狀態(tài)轉(zhuǎn)換圖

它表明Q從Q

Q*所需要的輸入條件。綜上可知描述觸發(fā)器的邏輯功能有三種方法：特性表、特性方程和狀態(tài)轉(zhuǎn)換圖。01R=XS=0R=0S=1R=1S=0R=0S=X

RSQ01000111100111XX00狀態(tài)轉(zhuǎn)換圖可從特性表中歸納，由特性表填卡諾圖得特性方程：Q*=S+RQSR=0(約束條件）第三十三頁，共三十六頁，2022年，8月28日二.JK觸發(fā)器凡在時(shí)鐘控制下，邏輯功能符合此特性表的觸發(fā)器，就叫做JK

觸發(fā)器。1.

特性表3.狀態(tài)轉(zhuǎn)換圖0J=0K=