數(shù)電門電路的學(xué)習(xí)與應(yīng)用

數(shù)電門電路的學(xué)習(xí)與應(yīng)用第一頁，共一百三十頁，2022年，8月28日

本章總的要求：

熟練掌握TTL和CMOS集成門電路輸出與輸入間的邏輯關(guān)系、外部電氣特性，包括電壓傳輸特性、輸入特性、輸出特性和動(dòng)態(tài)特性等；掌握各類集成電子器件正確的使用方法。

重點(diǎn)：

TTL電路與CMOS電路的結(jié)構(gòu)與特點(diǎn).

第二頁，共一百三十頁，2022年，8月28日3.1概述

門電路是用以實(shí)現(xiàn)邏輯運(yùn)算的電子電路，與已經(jīng)講過的邏輯運(yùn)算相對(duì)應(yīng)。常用的門電路在邏輯功能上有與門、或門、非門、與非門、或非門、與或非門、異或門等。正邏輯：高電平表示邏輯1、低電平表示邏輯0。負(fù)邏輯：高電平表示邏輯0、低電平表示邏輯1。獲得高、低電平的基本方法：利用半導(dǎo)體開關(guān)元件的

導(dǎo)通、截止（即開、關(guān)）兩種工作狀態(tài)。第三頁，共一百三十頁，2022年，8月28日3.2半導(dǎo)體二極管門電路§3.2.1半導(dǎo)體二極管的開關(guān)特性Ui>0.5V時(shí)，二極管導(dǎo)通。Ui<0.5V時(shí)，二極管截止，iD=0。第四頁，共一百三十頁，2022年，8月28日ui＝0V時(shí)，二極管截止，如同開關(guān)斷開，uo＝0V。第五頁，共一百三十頁，2022年，8月28日ui＝5V時(shí)，二極管導(dǎo)通，如同0.7V的電壓源，uo＝4.3V。第六頁，共一百三十頁，2022年，8月28日當(dāng)外加電壓突然由正向變?yōu)榉聪驎r(shí)，存儲(chǔ)電荷反向電場(chǎng)的作用下，形成較大的反向電流。經(jīng)過ts后，存儲(chǔ)電荷顯著減少，反向電流迅速衰減并趨于穩(wěn)態(tài)時(shí)的反向飽和電流。當(dāng)外加電壓由反向突然變?yōu)檎驎r(shí)，要等到PN結(jié)內(nèi)部建立起足夠的電荷梯度后才開始有擴(kuò)散電流形成，因而正向電流的建立稍微滯后一點(diǎn)。反向恢復(fù)時(shí)間（幾納秒內(nèi)）第七頁，共一百三十頁，2022年，8月28日反向恢復(fù)時(shí)間即存儲(chǔ)電荷消失所需要的時(shí)間，它遠(yuǎn)大于正向?qū)ㄋ枰臅r(shí)間。這就是說，二極管的開通時(shí)間是很短的，它對(duì)開關(guān)速度的影響很小，以致可以忽略不計(jì)。因此，影響二極管的開關(guān)時(shí)間主要是反向恢復(fù)時(shí)間，而不是開通時(shí)間。第八頁，共一百三十頁，2022年，8月28日§3.2.2二極管與門Y=A·BABY第九頁，共一百三十頁，2022年，8月28日§3.2.3二極管或門Y=A+B第十頁，共一百三十頁，2022年，8月28日3.3CMOS門電路§3.3.1MOS管的開關(guān)特性在CMOS集成電路中，以金屬－氧化物－半導(dǎo)體場(chǎng)效應(yīng)管（MOS管)作為開關(guān)器件。一、MOS管的結(jié)構(gòu)和工作原理PNNGSD金屬鋁兩個(gè)N區(qū)SiO2絕緣層P型襯底導(dǎo)電溝道第十一頁，共一百三十頁，2022年，8月28日GSDN溝道增強(qiáng)型源極柵極漏極第十二頁，共一百三十頁，2022年，8月28日vGS=0時(shí)PNNGSDvGSvDSiD=0D、S間相當(dāng)于兩個(gè)背靠背的PN結(jié)SDB不論D、S間有無電壓，均無法導(dǎo)通，不能導(dǎo)電。第十三頁，共一百三十頁，2022年，8月28日PNNGSDVDSVGSvGS>0時(shí)vGS足夠大時(shí)（vGS>VGS(th)），形成電場(chǎng)G—B,把襯底中的電子吸引到上表面，除復(fù)合外，剩余的電子在上表面形成了N型層（反型層）為D、S間的導(dǎo)通提供了通道。VGS(th)稱為閾值電壓(開啟電壓）源極與襯底接在一起N溝道可以通過改變vGS的大小來控制iD的大小。第十四頁，共一百三十頁，2022年，8月28日二、MOS管的輸入、輸出特性對(duì)于共源極接法的電路，柵極和襯底之間被二氧化硅絕緣層隔離，所以柵極電流為零。輸出特性曲線（漏極特性曲線）第十五頁，共一百三十頁，2022年，8月28日夾斷區(qū)（截止區(qū)）

用途：做無觸點(diǎn)的、斷開狀態(tài)的電子開關(guān)。條件：整個(gè)溝道都夾斷

特點(diǎn)：第十六頁，共一百三十頁，2022年，8月28日可變電阻區(qū)特點(diǎn):(1)當(dāng)vGS

為定值時(shí),iD

是

vDS

的線性函數(shù)，管子的漏源間呈現(xiàn)為線性電阻，且其阻值受

vGS

控制。

（2）管壓降vDS

很小。用途：做壓控線性電阻和無觸點(diǎn)的、閉合狀態(tài)的電子開關(guān)。條件：源端與漏端溝道都不夾斷

第十七頁，共一百三十頁，2022年，8月28日恒流區(qū)：(又稱飽和區(qū)或放大區(qū)）特點(diǎn):(1)受控性：輸入電壓vGS控制輸出電流(2)恒流性：輸出電流iD

基本上不受輸出電壓vDS的影響。條件:(1)源端溝道未夾斷

(2)漏端溝道予夾斷用途:可做放大器和恒流源。第十八頁，共一百三十頁，2022年，8月28日三、MOS管的基本開關(guān)電路當(dāng)vI=vGS<VGS(th)時(shí)，MOS管工作在截止區(qū)。D-S間相當(dāng)于斷開的開關(guān)，vO≈vDD.第十九頁，共一百三十頁，2022年，8月28日當(dāng)vI>VGS(th)且vI繼續(xù)升高時(shí)，MOS管工作在可變電阻區(qū)。MOS管導(dǎo)通內(nèi)阻RON很小，D-S間相當(dāng)于閉合的開關(guān),vO≈0。第二十頁，共一百三十頁，2022年，8月28日四、MOS管的四種基本類型GSDN溝道耗盡型GSDN溝道增強(qiáng)型第二十一頁，共一百三十頁，2022年，8月28日GSDP溝道增強(qiáng)型GSDP溝道耗盡型在數(shù)字電路中，多采用增強(qiáng)型。第二十二頁，共一百三十頁，2022年，8月28日§3.3.2CMOS反相器工作原理PMOS管NMOS管CMOS電路VDDT1T2vIvO一、電路結(jié)構(gòu)當(dāng)NMOS管和PMOS管成對(duì)出現(xiàn)在電路中，且二者在工作中互補(bǔ)，稱為CMOS管(意為互補(bǔ))。第二十三頁，共一百三十頁，2022年，8月28日VDDTPTNvIvOvI=0截止vo=“１”導(dǎo)通第二十四頁，共一百三十頁，2022年，8月28日vI=1VDDT1T2vIvO導(dǎo)通vo=“０”截止

靜態(tài)下，無論vI是高電平還是低電平，T1、T2總有一個(gè)截止，因此CMOS反相器的靜態(tài)功耗極小。第二十五頁，共一百三十頁，2022年，8月28日二、電壓傳輸特性和電流傳輸特性電壓傳輸特性閾值電壓VTHT1導(dǎo)通T2截止T2導(dǎo)通T1截止T1T2同時(shí)導(dǎo)通第二十六頁，共一百三十頁，2022年，8月28日電流傳輸特性T2截止T1截止CMOS反相器在使用時(shí)應(yīng)盡量避免長期工作在BC段。第二十七頁，共一百三十頁，2022年，8月28日輸入低電平時(shí)噪聲容限：

在保證輸出高、低電平基本不變的條件下,輸入電平的允許波動(dòng)范圍稱為輸入端噪聲容限。輸入高電平時(shí)噪聲容限：三、輸入端噪聲容限第二十八頁，共一百三十頁，2022年，8月28日噪聲容限－－衡量門電路的抗干擾能力。噪聲容限越大，表明電路抗干擾能力越強(qiáng)。測(cè)試表明：CMOS電路噪聲容限VNH=VNL＝30％VDD，且隨VDD的增加而加大。第二十九頁，共一百三十頁，2022年，8月28日因?yàn)镸OS管的柵極和襯底之間存在著以SiO2為介質(zhì)的輸入電容，而絕緣介質(zhì)非常薄，極易被擊穿，所以應(yīng)采取保護(hù)措施。§3.3.3CMOS反相器的靜態(tài)輸入輸出特性一、輸入特性第三十頁，共一百三十頁，2022年，8月28日iI(mA)-0.7

0VDD+

0.7

vI(V)在正常的輸入信號(hào)范圍內(nèi)，即–0.7V<vI<(VDD+0.7)V時(shí)輸入電流iI

≈0。(因?yàn)镃MOS門電路的GS間有一層絕緣的SiO2薄層。)在–0.7V～(VDD+0.7)V以外的區(qū)域，

iI從零開始增大，并隨vI增加急劇上升，原因是保護(hù)電路中的二極管已進(jìn)入導(dǎo)通狀態(tài)。注意：由于門電路輸入端的絕緣層使輸入的阻抗極高，若有靜電感應(yīng)會(huì)在懸空的輸入端產(chǎn)生不定的電位，故CMOS門電路的輸入端不允許懸空。第三十一頁，共一百三十頁，2022年，8月28日二、輸出特性低電平輸出特性高電平輸出特性VOL≈0VOH≈VDD第三十二頁，共一百三十頁，2022年，8月28日§3.3.4CMOS反相器的動(dòng)態(tài)特性一、傳輸延遲時(shí)間tviotvoo50%50%tpdHLtpdLH平均傳輸時(shí)間第三十三頁，共一百三十頁，2022年，8月28日二、交流噪聲容限噪聲電壓作用時(shí)間越短、電源電壓越高，交流噪聲容限越大。三、動(dòng)態(tài)功耗反相器從一種穩(wěn)定狀態(tài)突然變到另一種穩(wěn)定狀態(tài)的過程中，將產(chǎn)生附加的功耗，即為動(dòng)態(tài)功耗。動(dòng)態(tài)功耗包括：負(fù)載電容充放電所消耗的功率PC和PMOS、NMOS同時(shí)導(dǎo)通所消耗的瞬時(shí)導(dǎo)通功耗PT。在工作頻率較高的情況下，CMOS反相器的動(dòng)態(tài)功耗要比靜態(tài)功耗大得多，靜態(tài)功耗可忽略不計(jì)。第三十四頁，共一百三十頁，2022年，8月28日§3.3.5其他類型CMOS門電路1.與非門一、其他邏輯功能的CMOS門電路第三十五頁，共一百三十頁，2022年，8月28日任一輸入端為低，設(shè)vA=0vA=0斷開導(dǎo)通vO=1第三十六頁，共一百三十頁，2022年，8月28日輸入全為高電平vA=1vB=1導(dǎo)通斷開vO=0第三十七頁，共一百三十頁，2022年，8月28日2.或非門第三十八頁，共一百三十頁，2022年，8月28日任一輸入端為高，設(shè)vA=1vA=1導(dǎo)通斷開vO=0第三十九頁，共一百三十頁，2022年，8月28日輸入端全為低vA=0vB=0斷開導(dǎo)通vO=1第四十頁，共一百三十頁，2022年，8月28日3.帶緩沖級(jí)的CMOS門電路第四十一頁，共一百三十頁，2022年，8月28日

帶緩沖級(jí)的門電路其輸出電阻、輸出高、低電平以及電壓傳輸特性將不受輸入端狀態(tài)的影響。電壓傳輸特性的轉(zhuǎn)折區(qū)也變得更陡。第四十二頁，共一百三十頁，2022年，8月28日二、漏極開路輸出門電路（OD門）為什么需要OD門？普通與非門輸出不能直接連在一起實(shí)現(xiàn)“線與”！ABYCD10產(chǎn)生一個(gè)很大的電流需將一個(gè)MOS管的漏極開路構(gòu)成OD門。第四十三頁，共一百三十頁，2022年，8月28日需加一上拉電阻ABYOD輸出與非門的邏輯符號(hào)及函數(shù)式OD門輸出端可直接連接實(shí)現(xiàn)線與。ABYCDVDDRL第四十四頁，共一百三十頁，2022年，8月28日RL的選擇：IOHIIHn個(gè)m個(gè)VDDVILVILVILRLVOHn是并聯(lián)OD門的數(shù)目，m是負(fù)載門電路高電平輸入電流的數(shù)目。第四十五頁，共一百三十頁，2022年，8月28日VIHVILVILVDDRLVOLm′個(gè)IOLIIL例

m′是負(fù)載門電路低電平輸入電流的數(shù)目。在負(fù)載門為CMOS門電路的情況下，m和m′相等。第四十六頁，共一百三十頁，2022年，8月28日①C＝0、，即C端為低電平（0V）、端為高電平（＋VDD）時(shí)，T1和T2都不具備開啟條件而截止，輸入和輸出之間相當(dāng)于開關(guān)斷開一樣，呈高阻態(tài)。三、CMOS傳輸門第四十七頁，共一百三十頁，2022年，8月28日②C＝1、，即C端為高電平（＋VDD）、端為低電平（0V）時(shí)，T1和T2至少有一個(gè)導(dǎo)通，輸入和輸出之間相當(dāng)于開關(guān)接通一樣，呈低阻態(tài)，vo＝vi。第四十八頁，共一百三十頁，2022年，8月28日TG1TG2ABYA=1、B=0時(shí)，TG1截止，TG2導(dǎo)通，Y=B=1;′第四十九頁，共一百三十頁，2022年，8月28日TG1TG2ABYA=0、B=1時(shí)，TG2截止，TG1導(dǎo)通，Y=B=1;第五十頁，共一百三十頁，2022年，8月28日TG1TG2ABYA=0、B=0時(shí)，TG2截止，TG1導(dǎo)通，Y=B=0;第五十一頁，共一百三十頁，2022年，8月28日TG1TG2ABYA=1、B=1時(shí)，TG1截止，TG2導(dǎo)通，Y=B=0;′第五十二頁，共一百三十頁，2022年，8月28日雙向模擬開關(guān)第五十三頁，共一百三十頁，2022年，8月28日

,G4輸出高電平，G5輸出低電平，T1、T2同時(shí)截止，輸出呈高阻態(tài)；四、三態(tài)門AYEN′邏輯符號(hào)10110第五十四頁，共一百三十頁，2022年，8月28日AYEN′邏輯符號(hào)0101110若A=1，則G4、G5輸出均為高電平，T1截止、T2導(dǎo)通，Y=0；若A=0，則G4、G5輸出均為低電平，T1導(dǎo)通、T2截止，Y=1；0001第五十五頁，共一百三十頁，2022年，8月28日AYEN′AYEN低電平有效高電平有效三態(tài)門有三種狀態(tài):高電平、低電平、高阻態(tài)。第五十六頁，共一百三十頁，2022年，8月28日§3.3.6CMOS電路的特點(diǎn)CMOS電路的優(yōu)點(diǎn)1.靜態(tài)功耗小。2.允許電源電壓范圍寬(318V）。3.扇出系數(shù)大，噪聲容限大。第五十七頁，共一百三十頁，2022年，8月28日

1．輸入電路的靜電保護(hù)

CMOS電路的輸入端設(shè)置了保護(hù)電路，給使用者帶來很大方便。但是，這種保護(hù)還是有限的。由于CMOS電路的輸入阻抗高，極易產(chǎn)生感應(yīng)較高的靜電電壓，從而擊穿MOS管柵極極薄的絕緣層，造成器件的永久損壞。為避免靜電損壞，應(yīng)注意以下幾點(diǎn)：CMOS電路的正確使用第五十八頁，共一百三十頁，2022年，8月28日（1）所有與CMOS電路直接接觸的工具、儀表等必須可靠接地。（2）存儲(chǔ)和運(yùn)輸CMOS電路，最好采用金屬屏蔽層做包裝材料。2．多余的輸入端不能懸空。輸入端懸空極易產(chǎn)生感應(yīng)較高的靜電電壓，造成器件的永久損壞。對(duì)多余的輸入端，可以按功能要求接電源或接地，或者與其它輸入端并聯(lián)使用。3．輸入電路需過流保護(hù)第五十九頁，共一百三十頁，2022年，8月28日3.5TTL門電路§3.5.1雙極型三極管的開關(guān)特性一、雙極型三極管的結(jié)構(gòu)BECNNP基極發(fā)射極集電極BECNPN型三極管PNP集電極基極發(fā)射極BCEBECPNP型三極管第六十頁，共一百三十頁，2022年，8月28日二、雙極型三極管的輸入特性和輸出特性IC(mA)1234UCE(V)36912IB=020A40A60A80A100AIB(A)UBE(V)204060800.40.8輸入特性曲線輸出特性曲線開啟電壓飽和區(qū)截止區(qū)放大區(qū)第六十一頁，共一百三十頁，2022年，8月28日三、雙極型三極管的基本開關(guān)電路在數(shù)字電路中，三極管作為開關(guān)元件，主要工作在飽和和截止兩種開關(guān)狀態(tài)，放大區(qū)只是極短暫的過渡狀態(tài)。第六十二頁，共一百三十頁，2022年，8月28日第六十三頁，共一百三十頁，2022年，8月28日三極管臨界飽和時(shí)的基極電流：①ui=1V時(shí)，三極管導(dǎo)通，基極電流：uo=uCE=VCC-iCRc=5-0.03×50×1=3.5V第六十四頁，共一百三十頁，2022年，8月28日②ui=0.3V時(shí)，因?yàn)閡BE<0.5V，iB=0，三極管工作在截止?fàn)顟B(tài)，ic=0。因?yàn)閕c=0，所以輸出電壓：uo=VCC=5V截止?fàn)顟B(tài)ui=UIL<0.5Vuo=+VCC+VCC＋－RbRcbce＋－第六十五頁，共一百三十頁，2022年，8月28日③ui＝3V時(shí)，三極管導(dǎo)通，基極電流：uo＝UCES＝0.3V三極管飽和飽和狀態(tài)iB≥IBSui=UIHuo=0.3V＋－RbRc+VCCbce＋－＋＋－－0.7V0.3V第六十六頁，共一百三十頁，2022年，8月28日四、雙極型三極管的開關(guān)等效電路開關(guān)等效電路(1)截止?fàn)顟B(tài)條件：發(fā)射結(jié)反偏特點(diǎn)：電流約為0第六十七頁，共一百三十頁，2022年，8月28日(2)飽和狀態(tài)條件：發(fā)射結(jié)正偏，集電結(jié)正偏特點(diǎn)：UBES=0.7V，UCES=0.3V/硅第六十八頁，共一百三十頁，2022年，8月28日三極管開關(guān)等效電路(a)截止時(shí)(b)飽和時(shí)第六十九頁，共一百三十頁，2022年，8月28日uituot+Vcc0.3V五、雙極型三極管的動(dòng)態(tài)開關(guān)特性第七十頁，共一百三十頁，2022年，8月28日BJT的開關(guān)時(shí)間：是指BJT管由截止到飽和導(dǎo)通或者由飽和導(dǎo)通到截止所需要的時(shí)間。延遲時(shí)間td—從+VB2加到集電極電流ic上升到0.1ICS所需要的時(shí)間；

上升時(shí)間tr—ic從0.1ICS到0.9ICS所需要的時(shí)間；

開通時(shí)間ton=td+tr就是建立基區(qū)電荷時(shí)間第七十一頁，共一百三十頁，2022年，8月28日存儲(chǔ)時(shí)間ts—從輸入信號(hào)降到-VB1到ic降到0.9ICS

所需要的時(shí)間；

下降時(shí)間tf—ic從0.9ICS降到0.1ICS所需要的時(shí)間。

關(guān)閉時(shí)間toff=ts+tf就是存儲(chǔ)電荷消散的時(shí)間第七十二頁，共一百三十頁，2022年，8月28日

加入－VEE的目的是確保即使輸入低電平信號(hào)稍大于零時(shí)，也能使三極管基極為負(fù)電位，從而使三極管可靠截止，輸出為高電平。六、三極管反相器AY第七十三頁，共一百三十頁，2022年，8月28日集成門電路雙極型TTL(Transistor-TransistorLogicIntegratedCircuit,TTL)ECLNMOSCMOSPMOSMOS型（Metal-Oxide-

Semiconductor，MOS）TTL—晶體管-晶體管邏輯集成電路MOS—金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管集成電路§3.5.2TTL反相器第七十四頁，共一百三十頁，2022年，8月28日輸入級(jí)倒相級(jí)輸出級(jí)稱為推拉式電路或圖騰柱輸出電路一、TTL反相器的電路結(jié)構(gòu)和工作原理第七十五頁，共一百三十頁，2022年，8月28日1.輸入為低電平（0.2V）時(shí)三個(gè)PN結(jié)導(dǎo)通需2.1V0.9V不足以讓T2、T5導(dǎo)通T2、T5截止第七十六頁，共一百三十頁，2022年，8月28日1.輸入為低電平（0.2V）時(shí)vovo=5－vR2－vbe4－vD2≈3.4V

輸出高電平第七十七頁，共一百三十頁，2022年，8月28日2.輸入為高電平（3.4V）時(shí)電位被嵌在2.1V全導(dǎo)通vB1=VIH+VON=4.1V發(fā)射結(jié)反偏1V截止T2、T5飽和導(dǎo)通第七十八頁，共一百三十頁，2022年，8月28日2.輸入為高電平（3.4V）時(shí)vo=VCE5≈0.3V輸出低電平第七十九頁，共一百三十頁，2022年，8月28日可見，無論輸入如何，T4和T5總是一管導(dǎo)通而另一管截止。這種推拉式工作方式，帶負(fù)載能力很強(qiáng)。第八十頁，共一百三十頁，2022年，8月28日第八十一頁，共一百三十頁，2022年，8月28日AB段：vI<0.6V,vB1<1.3V,T2、T5截止，T4導(dǎo)通，輸出高電平3.4V。(截止區(qū)）二、電壓傳輸特性第八十二頁，共一百三十頁，2022年，8月28日BC段：vI>0.7V,vI<1.3V,T2導(dǎo)通，T5截止，T2工作在放大區(qū)。（線性區(qū)）二、電壓傳輸特性第八十三頁，共一百三十頁，2022年，8月28日CD段：vI≈1.4V,vB1≈2.1V,T2、T5

同時(shí)導(dǎo)通，T4截止，輸出電位急劇下降為低電平。（轉(zhuǎn)折區(qū)）二、電壓傳輸特性第八十四頁，共一百三十頁，2022年，8月28日DE段：vI>1.4V,vI繼續(xù)升高,vo不再變化，保持低電平0.3V。（飽和區(qū)）二、電壓傳輸特性第八十五頁，共一百三十頁，2022年，8月28日輸出高電平VOH、輸出低電平VOL

VOH2.4VVOL

0.4V便認(rèn)為合格。典型值VOH=3.4VVOL

0.3V。閾值電壓VTH(門檻電壓)vI<VTH時(shí)，認(rèn)為vI是低電平。vI>VTH時(shí)，認(rèn)為vI是高電平。VTH=1.4V第八十六頁，共一百三十頁，2022年，8月28日輸入低電平時(shí)噪聲容限：輸入高電平時(shí)噪聲容限：三、輸入端噪聲容限第八十七頁，共一百三十頁，2022年，8月28日一.輸入特性:§3.5.3TTL反相器的靜態(tài)輸入特性和輸出特性輸入短路電流IIS(IIL)高電平輸入電流IIH第八十八頁，共一百三十頁，2022年，8月28日二.輸出特性TTL反相器高電平輸出特性由于受到功耗的限制手冊(cè)上給出的高電平輸出電流的最大值要比5mA小得多。74系列IOH(max)=0.4mA第八十九頁，共一百三十頁，2022年，8月28日二.輸出特性TTL反相器低電平輸出特性IOL(max)第九十頁，共一百三十頁，2022年，8月28日前后級(jí)之間電流的聯(lián)系？第九十一頁，共一百三十頁，2022年，8月28日前級(jí)輸出為高電平時(shí)前級(jí)（驅(qū)動(dòng)門）后級(jí)（負(fù)載門）前級(jí)流出電流IOH（拉電流）1發(fā)射結(jié)反偏,輸入電流IIH很小(幾十μA)第九十二頁，共一百三十頁，2022年，8月28日前級(jí)輸出為低電平時(shí)前級(jí)（驅(qū)動(dòng)門）后級(jí)（負(fù)載門）0流入前級(jí)的電流IOL

(灌電流)輸入低電平時(shí)的輸入電流IIL，大約為－1mA。第九十三頁，共一百三十頁，2022年，8月28日扇出系數(shù)－－驅(qū)動(dòng)同類門的個(gè)數(shù)。灌電流工作時(shí)：拉電流工作時(shí)：扇出系數(shù)NO取NOL、NOH中較小的一個(gè)。扇出系數(shù)－－衡量門電路的帶負(fù)載能力。IILIOLIIHIOH第九十四頁，共一百三十頁，2022年，8月28日例3.5.2解：

VOL=0.2V時(shí)，驅(qū)動(dòng)門輸出電流IOL=16mA,每個(gè)負(fù)載門的輸入電流為IIL=－1mA。VOH=3.2V時(shí)，驅(qū)動(dòng)門輸出電流IOH=－7.5mA,但手冊(cè)規(guī)定|IOH|<0.4mA,故取|IOH|=0.4mA;每個(gè)負(fù)載門的輸入電流為IIH=40μA。扇出系數(shù)NO=10第九十五頁，共一百三十頁，2022年，8月28日輸入端“1”,“0”？三.輸入端負(fù)載特性第九十六頁，共一百三十頁，2022年，8月28日在一定范圍內(nèi)，uI隨RP的增大而升高。但當(dāng)輸入電壓uI達(dá)到1.4V以后，uB1=2.1V，RP增大，由于uB1不變，故uI

=1.4V也不變。這時(shí)T2和T5飽和導(dǎo)通，輸出為低電平。1.4開門電阻RON(2KΩ左右）第九十七頁，共一百三十頁，2022年，8月28日

(1)關(guān)門電阻ROFF

——在保證門電路輸出為額定高電平的條件下，所允許RP

的最大值稱為關(guān)門電阻。典型的TTL門電路ROFF≈0.7kΩ。

(2)開門電阻RON——在保證門電路輸出為額定低電平的條件下，所允許RP

的最小值稱為開門電阻。典型的TTL門電路RON≈2kΩ。數(shù)字電路中要求輸入負(fù)載電阻RP≥RON或RP≤ROFF

，否則輸入信號(hào)將不在高低電平范圍內(nèi)。振蕩電路則令ROFF≤RP≤RON使電路處于轉(zhuǎn)折區(qū)。第九十八頁，共一百三十頁，2022年，8月28日10KΩ例：判斷如圖TTL電路輸出為何狀態(tài)？Y0=010

Y1=1

Y01110ΩY1Y2=010VCCY210KΩ第九十九頁，共一百三十頁，2022年，8月28日1.懸空的輸入端相當(dāng)于接高電平。2.為了防止干擾，一般應(yīng)將懸空的輸入端接高電平。說明第一百頁，共一百三十頁，2022年，8月28日例解：vO1=VOH、vI2≥VIH(min)時(shí)應(yīng)滿足：VOH－IIHRP≥VIH(min)vO1=VOL、vI2≤VIL(max)時(shí)因此，RP不應(yīng)大于690Ω.G1G2RPvO1vI2第一百零一頁，共一百三十頁，2022年，8月28日§3.5.4TTL反相器的動(dòng)態(tài)特性一、傳輸延遲時(shí)間tviotvoo50%50%tpdHLtpdLH平均傳輸時(shí)間平均傳輸延遲時(shí)間tpd表征了門電路的開關(guān)速度。第一百零二頁，共一百三十頁，2022年，8月28日二.功耗：有靜態(tài)功耗和動(dòng)態(tài)功耗。靜態(tài)功耗指的是當(dāng)電路沒有狀態(tài)轉(zhuǎn)換時(shí)的功耗;動(dòng)態(tài)功耗只發(fā)生在狀態(tài)轉(zhuǎn)換的瞬間。對(duì)于TTL電路靜態(tài)功耗是主要的，用PD表示。第一百零三頁，共一百三十頁，2022年，8月28日§3.5.5其他類型的TTL門電路一.其他邏輯功能的門電路輸入端改成多發(fā)射極三極管1.與非門第一百零四頁，共一百三十頁，2022年，8月28日

TTL集成門電路的封裝：

雙列直插式如：TTL門電路芯片（四2輸入與非門，型號(hào)74LS00

)地GND外形管腳電源VCC（+5V）第一百零五頁，共一百三十頁，2022年，8月28日74LS00內(nèi)含4個(gè)2輸入與非門，74LS20內(nèi)含2個(gè)4輸入與非門。第一百零六頁，共一百三十頁，2022年，8月28日例：如圖電路，已知74S00門電路GP參數(shù)為：IOH/IOL=-1.0mA/20mAIIH/IIL=50μA/-1.43mA試求門GP能驅(qū)動(dòng)多少同類門？若將電路中的芯片改為74S20，其門電路參數(shù)同74S00，問此時(shí)GP能驅(qū)動(dòng)多少同類門？GPG1Gn第一百零七頁，共一百三十頁，2022年，8月28日門GP輸出低電平時(shí)，設(shè)可帶同類門數(shù)為NOL：解：門GP輸出的高電平時(shí)，設(shè)可帶同類門數(shù)為NOH：扇出系數(shù)=10由于與非門的輸入端為多發(fā)射極，當(dāng)前一級(jí)門輸出低電平時(shí)，負(fù)載門只要一個(gè)輸入端為低電平，T2、T5就截止。第一百零八頁，共一百三十頁，2022年，8月28日74S20為4輸入與非門，所以門GP輸出低電平時(shí)，設(shè)可帶同類門數(shù)為NOL：門GP輸出高電平時(shí)，設(shè)可帶同類門數(shù)為NOH：扇出系數(shù)No=5第一百零九頁，共一百三十頁，2022年，8月28日兩方框中電路相同A為高電平時(shí)，T2、T5同時(shí)導(dǎo)通，T4截止，輸出Y為低電平。B為高電平時(shí)，T2′、T5同時(shí)導(dǎo)通，T4截止，輸出Y為低電平。A、B都為低電平時(shí)，T2、T2′同時(shí)截止，T5截止，T4導(dǎo)通，輸出Y為高電平。2.或非門第一百一十頁，共一百三十頁，2022年，8月28日或非門與或非門第一百一十一頁，共一百三十頁，2022年，8月28日3.與或非門第一百一十二頁，共一百三十頁，2022年，8月28日4.異或門若A、B同時(shí)為高電平，T6、T9導(dǎo)通，T8截止，輸出低電平；A、B同時(shí)為低電平，T4、T5同時(shí)截止，使T7、T9導(dǎo)通，T8截止，輸出也為低電平。A、B不同時(shí)，T1正向飽和導(dǎo)通，T6截止；T4、T5中必有一個(gè)導(dǎo)通，從而使T7截止。T6、T7同時(shí)截止，使得T8導(dǎo)通，T9截止，輸出為高電平。第一百一十三頁，共一百三十頁，2022年，8月28日74LS86第一百一十四頁，共一百三十頁，2022年，8月28日二.集電極開路門（OC門）為什么需要OC門？普通與非門輸出不能直接連在一起實(shí)現(xiàn)“線與”！10產(chǎn)生一個(gè)很大的電流ABYCD第一百一十五頁，共一百三十頁，2022年，8月28日集電極懸空ABYOC門輸出端可直接連接實(shí)現(xiàn)線與。第一百一十六頁，共一百三十頁，2022年，8月28日VCCVILVILVILRLRL的選擇：IOHIIHn個(gè)m個(gè)VOH負(fù)載門輸入端個(gè)數(shù)第一百一十七頁，共一百三十頁，2022年，8月28日VIHVILVILVCCRLVOLm′個(gè)IOLIIL負(fù)載門個(gè)數(shù)由于與非門的輸入端為多發(fā)射極，當(dāng)前一級(jí)門輸出低電平時(shí)，負(fù)載門只要一個(gè)輸入端為低電平，T2、T5就截止。若為或非門，m′是輸入端的個(gè)數(shù)，而不是負(fù)載門的數(shù)目。例第一百一十八頁，共一百三十頁，2022年，8月28日

三.三態(tài)門（TS門)三態(tài)輸出門(Three-StateOutputGate)是在普通門電路的基礎(chǔ)上附加控制電路而構(gòu)成的。ENAYBEN′AYB第一百一十九頁，共一百三十頁，2022年，8月28日0截止第一百二十頁，共一百三十頁，2022年，8月28日1導(dǎo)通截止截止高阻態(tài)第一百二十一頁，共一百三十頁，2022年，8月28日§3.5.6TTL數(shù)字集成電路的各種系列74H系列：高速系列。其工作速度的提高是用增加功耗的代價(jià)換取的，效果不夠理想。從提高工作速度、降低功耗兩方面考慮進(jìn)行改進(jìn)。74S系列：肖特基系列。采用抗飽和三極管，提高了工作速度，但電路功耗加大，并且輸出的低電平升高。74LS系列：低功耗肖特基系列。兼顧功耗和速度兩個(gè)方面，得到更小的延遲－功耗積。第一百二十二頁，共一百三十頁，2022年，8月28日74AS系列：電路結(jié)構(gòu)與74LS系列相似，采用低阻值，提高了工作速度，但功耗較大。74ALS系列：其延遲－功耗積是TTL電路所有系列中最小的一種。54、54H、54S、54LS系列：54系列與74系列電路具有完全相同的電路結(jié)構(gòu)和電氣性能參數(shù)。54系列工作溫度范圍更寬，電源允許的工作范圍更大。74系列：溫度0～70℃，電源電壓5V±5%;54系列:溫度-55～+125℃