清華大學(xué)VLSI8課件

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第八章 全定制設(shè)計(jì)模式2

§1全定制電路的結(jié)構(gòu)化設(shè)計(jì)特征

結(jié)構(gòu)化設(shè)計(jì)是由Mead和Conway首先提出來的，其目的是讓設(shè)計(jì)者能夠直接參加芯片設(shè)計(jì)以實(shí)現(xiàn)高性能系統(tǒng)。在結(jié)構(gòu)化設(shè)計(jì)中采用以下幾方面的技術(shù)。3一、層次性：由于系統(tǒng)規(guī)模很大，設(shè)計(jì)復(fù)雜性很高，一般全定制設(shè)計(jì)首先進(jìn)行系統(tǒng)劃分，將一個(gè)系統(tǒng)劃分成若干模塊，再將模塊劃分成更小的模塊，直至小模塊的復(fù)雜性達(dá)到合適的細(xì)節(jié)為止。劃分的原則之一是模塊間連線最少，而將聯(lián)系緊密的部分劃分在同一模塊內(nèi)。5二、模塊性

一個(gè)系統(tǒng)或電路被劃分成模塊后，盡管每個(gè)模塊實(shí)現(xiàn)的電路功能并不相同，但它們都有一個(gè)明確定義的物理接口，此接口定義了模塊名稱、功能、層類、尺寸與外部互連端點(diǎn)的數(shù)目，名稱及位置等。模塊性有助于設(shè)計(jì)人員明確問題并做出文件接口，這樣可以將一個(gè)任務(wù)分成一組子任務(wù)，每個(gè)人只設(shè)計(jì)芯片的一部分。6三、規(guī)則性

采用單元重復(fù)的方法是結(jié)構(gòu)化設(shè)計(jì)的一種好方法，這樣既簡(jiǎn)化設(shè)計(jì)，又減少錯(cuò)誤，同時(shí)使結(jié)構(gòu)規(guī)則化。所謂規(guī)則化是指模塊內(nèi)部可以隨功能而不同，但模塊間的接口如電源、地線、時(shí)鐘線、總線等可以是公共的。規(guī)則性可以在設(shè)計(jì)層次的所有級(jí)別上存在。7四、局部性

通過對(duì)模塊接口的很好定義，可以有效地使該模塊的內(nèi)容變得對(duì)任何外部接口不再重要，可以將每個(gè)模塊看作一個(gè)黑盒子。設(shè)計(jì)時(shí)不關(guān)心模塊內(nèi)部的情況，這樣減少了模塊表現(xiàn)的復(fù)雜性。9§2 幾種全定制設(shè)計(jì)方法

通常情況下，全定制設(shè)計(jì)中模塊的外形和放置位置都沒有限制，除了模塊所占區(qū)域以外的芯片區(qū)域都是布線區(qū)。模塊上也可以走三層以上的金屬線。因此，全定制設(shè)計(jì)模式除了要遵循基本的幾何設(shè)計(jì)規(guī)則，如：線寬、線間距、覆蓋、露頭等，沒有任何其它的物理限制。10

三種CAD工具用于全定制設(shè)計(jì)模式：

基于幾何圖形的交互圖形編輯符號(hào)法積木塊自動(dòng)布圖2023/3/2511一、交互圖形編輯：

設(shè)計(jì)者將手工設(shè)計(jì)好的版圖用一個(gè)數(shù)字化儀輸入至計(jì)算機(jī)并進(jìn)行編輯，可直接在屏幕上繪制版圖。編輯器提供有插入、移動(dòng)、刪除、復(fù)制、拉伸等命令，還有聯(lián)機(jī)的的設(shè)計(jì)規(guī)則檢查功能，并輔以開窗、縮放、窗口移動(dòng)等顯示功能雖然此方法設(shè)計(jì)效率低，設(shè)計(jì)時(shí)間長。但由于可得到高集成度和高性能的芯片，因而，此方面仍被廣泛用于大批量產(chǎn)品的設(shè)計(jì)中。2023/3/2513

由于手工設(shè)計(jì)方法不可避免地會(huì)產(chǎn)生錯(cuò)誤。因此，必須在版圖編輯后進(jìn)行版圖驗(yàn)證。版圖驗(yàn)證包括設(shè)計(jì)規(guī)則檢查、電學(xué)規(guī)則檢查、版圖與原理圖對(duì)照檢查以及電路網(wǎng)表提取，版圖寄生參數(shù)提取和后模擬。2023/3/2514

CAD公司在提供交互圖形編輯軟件的同時(shí)，也提供版圖驗(yàn)證軟件。Cadence的Dracula就是一個(gè)十分著名的版圖驗(yàn)證軟件。一個(gè)性能良好的版圖驗(yàn)證軟件可以將設(shè)計(jì)錯(cuò)誤消滅在芯片制造之前，確保芯片的正確性和一定的成品率。2023/3/2515

二、符號(hào)法版圖設(shè)計(jì)方法符號(hào)法版圖設(shè)計(jì)方法（symboliclayoutapproach）也是一種人工設(shè)計(jì)方法。它使用晶體管、通孔和連線的符號(hào)進(jìn)行輸入和編輯并產(chǎn)生一個(gè)拓?fù)浒鎴D。然后再根據(jù)給定的設(shè)計(jì)規(guī)則將它轉(zhuǎn)換成物理版圖。直接由拓?fù)浒鎴D轉(zhuǎn)換而成的物理版圖往往有較多的冗余空間。因此，符號(hào)法版圖編輯器中還需要提供版圖壓縮功能，以優(yōu)化版圖面積。2023/3/2517

但由于目前還沒有高性能的二維壓縮工具，使符號(hào)法版圖設(shè)計(jì)方法的布圖密度低于手工設(shè)計(jì)的交互圖形編輯方法。Magic是一個(gè)著名的符號(hào)法版圖編輯器，它是由美國加州大學(xué)Berkeley分校開發(fā)的。有些實(shí)用系統(tǒng)把符號(hào)法和交互圖形編輯集成在一個(gè)系統(tǒng)中。如我國PNADA系統(tǒng)中，用戶可以用幾何圖形，也可以用器件符號(hào)進(jìn)行版圖編輯。2023/3/2518三、積木塊自動(dòng)布圖

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積木塊自動(dòng)布圖（BuildingBlockLayout）又稱為任意形狀單元布圖，簡(jiǎn)稱作BBL。限于實(shí)現(xiàn)的困難，大部分的BBL模式版圖都為矩形，也可有少量“T”型和“L”型。它們可被安置在芯片的任何位置上。其中模塊的版圖是預(yù)先設(shè)計(jì)好的。2023/3/2521

BBL模式既具有布圖密度高和布圖靈活的優(yōu)點(diǎn)，又具有自動(dòng)設(shè)計(jì)高效率的優(yōu)點(diǎn)，它是一種很理想的設(shè)計(jì)方法。但由于BBL的布圖算法和布圖系統(tǒng)較其它設(shè)計(jì)方法復(fù)雜，目前還沒有一個(gè)很成功的實(shí)用系統(tǒng)。從系統(tǒng)的成本和它達(dá)到的目標(biāo)相比，目前也沒有顯示出它比門陣列和標(biāo)準(zhǔn)單元設(shè)計(jì)方法更好。2023/3/2522

Cadence推出過一個(gè)叫SYMBED的BBL系統(tǒng)。美國加州大學(xué)Berkeley分校的BEAR系統(tǒng)是一個(gè)著名的BBL系統(tǒng)。它在算法、數(shù)據(jù)結(jié)構(gòu)和系統(tǒng)構(gòu)思方面都有很多創(chuàng)新。我國的PANDA系統(tǒng)中的FRACT系統(tǒng)是一個(gè)BBL設(shè)計(jì)工具，它是在BEAR的基礎(chǔ)上改進(jìn)而成的。2023/3/2523

隨著工藝的快速發(fā)展。BBL布圖方法的研究也在不斷深入地進(jìn)行，目前可以有非矩形的模塊，如L型、T型的形狀。問題的表示方法、布圖規(guī)劃、布局、布線算法的研究也在不斷進(jìn)行?？紤]延遲、功耗、噪聲串?dāng)_等約束以及將布局與布線同時(shí)考慮的算法等。2023/3/2525

采用分級(jí)設(shè)計(jì)策略可有效地降低復(fù)雜性。如以布局為列，若原來復(fù)雜性為S=O(n2)，分級(jí)后先對(duì)模塊內(nèi)進(jìn)行布局，然后對(duì)整個(gè)芯片進(jìn)行布局，則總的復(fù)雜性為：兩者工作量之比為：由于m<<n，所以其工作量大約是原來的1/m。分級(jí)設(shè)計(jì)會(huì)損失掉一些布圖變量。2023/3/2526§3 不同設(shè)計(jì)方法比較

設(shè)計(jì)方法的選擇與芯片性能要求、產(chǎn)品上市時(shí)間以及產(chǎn)品產(chǎn)量有關(guān)。表1比較了這些設(shè)計(jì)模式在版圖結(jié)構(gòu)上的差別。表2比較了這些設(shè)計(jì)模式芯片面積，性能及制造方法上的不同。用戶可以根據(jù)自己對(duì)產(chǎn)品性能、批量大小和上市時(shí)間的要求，選擇相應(yīng)的設(shè)計(jì)方法。2023/3/2529大批量的產(chǎn)品，如微處理器，存儲(chǔ)器等宜采用全定制設(shè)計(jì)方法。小批量ASIC產(chǎn)品則采用半定制的門陣列或宏單元陣列設(shè)計(jì)方法。單件、批量很小的產(chǎn)品、試驗(yàn)電路則采用FPGA設(shè)計(jì)方法。電性能要求較高，而批量較小的產(chǎn)品，或中批量產(chǎn)品則采用標(biāo)準(zhǔn)單元設(shè)計(jì)方式。2023/3/2530定制電路的設(shè)計(jì) 定制電路是指一些通用電路的設(shè)計(jì)，由半導(dǎo)體生產(chǎn)廠家按標(biāo)準(zhǔn)規(guī)格生產(chǎn)出來的一系列電路：如ROM、EPROM、EEPROM、PLA、PLD及FPGA等等。這些芯片已經(jīng)制好，只需將信息寫入即可工作。這種電路的特點(diǎn)是結(jié)構(gòu)非常規(guī)則，無論是晶體管的排列還是連接晶體管間的布線都是按照某種規(guī)則的方法進(jìn)行設(shè)計(jì)的。對(duì)于這類通用電路的設(shè)計(jì)，通常有以下的方法：2023/3/25311.面向規(guī)則的ROM集成電路版圖設(shè)計(jì)語言編譯。2.面向隨機(jī)的組合邏輯PLA、PLD方法。3.面向總線結(jié)構(gòu)的柵陳列（gatematrix）方法。2023/3/2532

兩個(gè)表示芯片費(fèi)用及電性能的公式：

每個(gè)芯片的總費(fèi)用：

N：總產(chǎn)量

Cp：每個(gè)圓片的制造費(fèi)用

CD：設(shè)計(jì)及制版費(fèi)

n：圓片上芯片數(shù)

y：圓片成品率2023/3/2533用芯片的最大延遲表示芯片的電性能:Tpd：電路器件本身的延遲VL：最大電壓CW：連線電容IP：尖峰電流Cg：扇出電容2023/3/2534從設(shè)計(jì)規(guī)模考慮： 設(shè)計(jì)成本、效率、質(zhì)量、是相互制約的。如果設(shè)計(jì)一個(gè)高質(zhì)量的版圖，需要付出較高的成本，同時(shí)使設(shè)計(jì)效率下降。反之，如果要求低成本和較高效率，那么往往要在設(shè)計(jì)質(zhì)量上作出某些讓步。

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圖中給出設(shè)計(jì)成本與集成度的關(guān)系。當(dāng)規(guī)模較小時(shí)，人工設(shè)計(jì)質(zhì)量高，但成本并不高。但當(dāng)規(guī)模大時(shí)，人工設(shè)計(jì)成本迅速增加而顯示出自動(dòng)設(shè)計(jì)的優(yōu)越性。而半動(dòng)設(shè)計(jì)在a0、a1區(qū)顯示出其低成本的優(yōu)越性。2023/3/2537從設(shè)計(jì)產(chǎn)品的產(chǎn)量考慮：芯片生產(chǎn)中平均每個(gè)管子的成本C可用下式表示：

當(dāng)產(chǎn)量很低時(shí)，第一項(xiàng)設(shè)計(jì)成本起主要作用，當(dāng)產(chǎn)量很高時(shí)，單個(gè)芯片生產(chǎn)成本起主要作用。2023/3/2538§4系統(tǒng)封裝

半導(dǎo)體器件復(fù)雜性和密度的急劇增加推動(dòng)了更加先進(jìn)的VLSI封裝和互連方式的開發(fā)。目前，印刷電路板（printedCircuitBoard-PCB）和多芯片模塊（Multi-ChipModules-MCM）是兩種主要的系統(tǒng)封裝技術(shù)。

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PCB和MCM上的集成電路芯片的布局和它們之間的互連幾乎與芯片上各種模塊的布局和互連相同。因此VLSI設(shè)計(jì)和封裝中的很多問題，如劃分、布局、布線都十分類似。2023/3/2540一、印刷電路板印刷電路板是一個(gè)多層布線層的“三明治”。目前，集成電路的封裝方法有三種：雙引直插式，引腿陣列式（PGA）和表面封裝（SMD）。多層布線及SMD的引進(jìn)使布線更加復(fù)雜。2023/3/2541二、多芯片模塊（MCM）多芯片模塊是介于單芯片封裝和PCB之間的一種封裝技術(shù)。其中一種簡(jiǎn)單的多芯片模塊技術(shù)將芯片直接安裝在硅圓片上，然后就在硅圓片上制作金屬連線以完成芯片之間的互連。它可以克服由于電路復(fù)雜性和規(guī)模大而單個(gè)芯片容納不下的困難，但又比單個(gè)芯片封裝在PCB上的電性能好。MCM的另一個(gè)優(yōu)點(diǎn)是易于集成數(shù)學(xué)和模擬混合的系統(tǒng)。尤其適用于通訊和個(gè)人便攜式應(yīng)用系統(tǒng)。2023/3/2542三、片上系統(tǒng)（systemonachip)/圓片規(guī)模集成（waferScaleIntegration-WSI）MCM是將幾個(gè)不同電路制作在幾個(gè)芯片上，然后將幾個(gè)芯片裝在硅片上并進(jìn)行互連，而作為下一代集成技術(shù)的片上系統(tǒng)（SOC/WSI）則直接將這幾個(gè)不同電路制作在同一個(gè)芯片上，并在此芯片上完成電路間的互連。SOC具有高性能、高密度、高集成度、高可保性和低費(fèi)用的優(yōu)點(diǎn)，有著十分誘人的應(yīng)用前景。但它目前仍遇到成品率和性能不穩(wěn)定等缺點(diǎn)，需要進(jìn)一步研究解決。2023/3/2543

速度——密度質(zhì)量因子封裝工藝 質(zhì)量因子（英寸/10-9秒）×（英寸/英寸2）

WSI/SOC28.0 MCM 14.0 PCB 2.2 2023/3/2544

顯然，MCM在速度、密度和費(fèi)用上比不上SOC，但MCM允許多電源和工藝混合的電路。安裝在MCM上的所有芯片可以預(yù)先測(cè)試，也可以更換。此外，基片上的布線也可預(yù)先測(cè)試和修理。因此有較大的靈活性和比SOC更高的成品率。但MCM的金屬熔合和熱消除是目前存在的問題。2023/3/2545

第五節(jié)BBL布圖規(guī)劃與布局

八十年代中的BBL問題針對(duì)整個(gè)芯片的布局和布圖規(guī)劃典型系統(tǒng)是BEAR--采用模板枚舉匹配和啟發(fā)式算法--限于復(fù)雜性只能枚舉4個(gè)模塊--結(jié)果不理想首次提出用解析法求解布局問題(LuSha)應(yīng)昌勝：邊勾鏈數(shù)據(jù)結(jié)構(gòu)和另一種解析法（勢(shì)能函數(shù)）求解布局問題（IEEETrans.OnCAD,EDAC,國內(nèi)學(xué)報(bào)）FRACT--

基于BEAR的BBL系統(tǒng)(七五、八五）2023/3/2546新一代的BBL問題九十年代中針對(duì)甚大規(guī)模和分級(jí)設(shè)計(jì)的需要提出，希望優(yōu)化時(shí)延、面積、噪聲和功耗?？紤]所需緩沖單元的布局。滿足多種約束：芯片寬長比、多邊形模塊、多邊形芯片外框、固定方位模塊、固定位置模塊、固定障礙等。可應(yīng)用于晶體管級(jí)的布局問題（另加約束）多采用隨機(jī)優(yōu)化方法：模擬退火、模擬進(jìn)化等布圖表示成為關(guān)鍵可分為Slicing和Non-slicing兩大類2023/3/2547

Slicing結(jié)構(gòu)和Non-Slicing結(jié)構(gòu)Non-Slicing結(jié)構(gòu)布圖密度更高處理特殊問題較方便日益受到重視Slicing結(jié)構(gòu)

數(shù)據(jù)表示容易通道定義方便計(jì)算復(fù)雜性較低2023/3/2548

各種不同模型的比較計(jì)算復(fù)雜性

binarytreeSPBSGO-treeCBL

O(n)O(n2)O(n2)O(n)*O(n)搜索空間